一、RSA算法的硬件实现（论文文献综述）
乔康乾[1]（2021）在《基于FPGA的RSA快速加密IP核的设计与实现》文中研究指明随着信息全球化进程的不断推进与发展,信息的频繁泄露使得信息安全成为人们广泛关注且亟待解决的热点问题之一。RSA加密算法是当下较为安全且应用广泛的公钥密码算法,其算法核心为模幂运算。随着计算机的计算能力不断提高,出于安全性考虑,RSA加密算法的模长相应增长,随之而来的是加解密时间的相应增加,所以快速实现RSA加密算法具有十分重要的现实意义。对比软件实现,硬件实现RSA加密算法具有明显优势,本文在研究了RSA算法的改进方案后,通过硬件实现1024位RSA IP核验证了改进方案的可行性。本文首先针对RSA密码体制原理与实现方法,对比分析了几种不同的模幂算法和模乘算法,研究出一套RSA算法的改进方案。该方案一方面在模幂运算的选择和改进中,整体采用L-R型高进制法,减少了模乘运算的循环迭代次数;在数据预计算时采用R-L型二进制算法,便于硬件的并行实现。当幂指数的0,1出现概率相同时,改进后的模幂方案对比二进制方案,模乘次数减少约18.0%。另一方面在模乘运算的选择和改进中,采用Montgomery模乘算法,通过移位来避免除法;采用SMM优化算法,有效地减少了模乘运算的计算量;在数据预处理时使用两个普通模乘模块将数据从整数域映射到Montgomery域。改进后的模乘方案不仅减少了计算量,而且适合硬件实现与优化。通过上述两方面的改进,提升了RSA算法的运算效率。其次,基于RSA算法的改进方案,借助FPGA平台实现了1024位RSA IP核。在硬件实现上采取的改进措施主要体现在两方面:一方面利用位宽优化定义小位宽数据节省了部分硬件资源,定义大位宽数据提高了运算效率;另一方面对模幂模块与模乘模块运算中出现的循环采用并行流水线优化,时延减少约15.1%,时钟频率可提高约17.8%,进一步提升了RSA IP核的性能。使用软件Vivado HLS对不同功能模块进行建模、仿真和测试,验证其正确性后综合并封装IP核;使用软件Vivado对IP核实例化后进行性能测试。最终实现的RSA IP核加解密结果正确,验证了算法改进方案的可行性。IP核在100 MHz时钟频率下,加密速度约为21.2 ms/次,解密速度约为31.4 ms/次,性能优良。
程碧倩[2]（2021）在《基于FPGA的高性能RSA密码加速技术研究》文中认为随着网络支付、云存储等互联网新经济迅速发展,网络信息泄漏事件屡屡发生,对网络信息的安全提出了极高的挑战。RSA算法作为一种经典的非对称密码算法,使用其加密的信息安全性高,被广泛用于保障网络信息的安全。如支付宝、微信支付等常用支付软件,其内部大都集成了RSA加密技术。同一时刻用户交易量的激增对RSA加密技术提出了速度和吞吐量的性能要求。尽管选取大位宽的密钥可以保证加密的安全性,但严重影响RSA的加解密性能,阻碍了高性能RSA加速器的进一步发展。FPGA因其存在高并行性、成本低、逻辑资源丰富等优点,成为利于高性能RSA加速器实现的硬件平台。为了实现高性能的RSA加速器,本文做了以下的研究工作:1.针对RSA算法的核心运算耗时的问题,本文从算法层面提出一种非对称短整数并行蒙哥马利模乘算法,采用短整数交叉执行模乘法运算和模约简运算,缩短关键路径,支持多组模乘并行执行,缓解了长密钥给RSA加速器带来的加解密速度影响,提高RSA加速器的速度和吞吐率。2.针对RSA算法的核心运算迭代次数多影响速度的问题,本文从硬件电路层面提出一种低延时的乘法并行电路结构,在不影响关键路径的前提下,缩短模乘运算的迭代次数,实现高性能的RSA加速器设计。3.本文实现了高性能的RSA加速器,最多支持48组数据同时执行RSA加解密,并从模乘运算和RSA运算两个层面,与其它相似文献提出的RSA加速器进行对比,验证其性能的优越性。
梁钰清[3]（2021）在《异步RSA算法芯片的研究与实现》文中提出随着信息技术和互联网通讯技术的快速推广和应用,社会发展对信息化的依赖程度越来越高,因此保护信息的安全性尤为重要。密码技术是保障网络及信息安全的核心技术和基础支撑,在维护国家安全、促进社会经济发展和保护人民群众利益中发挥着不可替代的重要作用。RSA密码算法是一种主流的公钥密码体制,只要其密钥足够长,用RSA加密的信息实际上是不能被破解的,在通信安全高要求的场景应用非常广泛。利用硬件方法来实现RSA算法,相较于软件方法具有速度更快,安全性更高等优点。当前投入市场的RSA算法芯片主要采用同步集成电路实现,虽然同步机制简化了芯片设计,但也带来了一种规律的时钟分析参照物。目前的功耗分析攻击技术已能够轻易地破解同步硬件电路,亟需一种可摆脱时钟参照的集成电路运行机制。无时钟的异步电路采用事件驱动的握手机制同步数据,在面对功耗分析攻击方面具有天然的优势,因此研究基于异步设计方法的安全芯片是十分有意义的。本论文全面研究了RSA密码算法及异步设计方法,并结合BBD型异步电路机制来实现RSA安全算法。首先,深入了解RSA密码算法的工作原理,分析RSA算法芯片硬件实现的关键特点及其安全防护策略,得出采用BBD型异步设计方法实现是解决安全性的有效方法之一,并结合BBD型异步电路机制对RSA的核心CIOS模乘算法进行改进,以此来提高芯片的加解密性能。然后,设计了异步RSA密码芯片的微体系结构,使用I2C串行总线协议作为保证同异步之间正常通信的接口,并在FPGA开发板上完成了整体算法的电路实现及验证等工作。最后,将这种异步RSA密码算法电路进行ASIC移植,基于SMIC180nm工艺制程完成了综合、形式验证、布局布线、寄生参数提取、时序分析、版图验证及前后仿真等ASIC设计全流程。根据实验测试结果可得该设计具有良好的性能,布局布线后的等效门数约为195K门,在平均332MHz工作频率下,执行一次1024bit加解密操作时间约为52ms,平均功耗为26.9m W（其中同步I2C电路的功耗占了71.20%）。
廉获珍[4]（2020）在《铁路安全通信协议RSSP-Ⅱ密钥管理机制改进的研究》文中认为CTCS-3级列控系统使用铁路安全通信协议RSSP-II来防护信号安全设备之间安全相关信息的交互,其中,协议采用对称加密技术来确保所传输信息的真实性、完整性以及私密性,为此,协议制定了密钥管理机制。通过对该机制的分析,发现该机制在传输密钥和验证密钥的管理方面可能存在安全隐患:第一,传输密钥受人为干预的分发方式以及长期不变的特点致使该密钥存在暴露的风险,进而会危及验证密钥的安全;第二,密钥管理功能集中于密钥管理中心,存在中心化问题。因此,为加强协议的安全性,使列控系统安全相关实体之间的通信更为安全可靠,本文对RSSP-II的密钥管理机制提出改进。主要内容如下:（1）针对上述安全隐患,本文提出区块链共识机制Raft结合椭圆曲线加密机制的改进策略,使得系统中一定区域内的所有安全相关设备能够在拜占庭环境下,通过去密钥管理中心、降低人为干预的方式来更新和共享验证密钥,从而加强验证密钥的安全性。同时,该改进策略并不会改变安全实体之间安全数据的通信策略,不对安全相关信息的通信造成影响。（2）基于EN50159中的威胁防御矩阵对方案进行定性分析,证明方案满足EN50159标准,具备安全性;接着,采用基于行为时序逻辑的形式化验证方法对共识方案进行分析:首先,构建共识进程在非拜占庭环境下的状态机模型,并通过TLC模型检测器对其进行验证,结果表明,共识方案不存在死锁问题,同时能够实现集群对密钥信息的更新与共识功能,从而证明方案具备功能正确性;其次,通过逻辑证明的方式证明方案在非拜占庭环境下具备安全性;最后,在已有模型的基础上构建攻击者模型,并通过TLC工具检测新模型,其结果表明,共识方案在受到攻击的情况下,仍然能够正确实现共识功能,证明方案在拜占庭环境下具备安全性。（3）为了保证改进方案的性能,本文提出在Xilinx Zynq-7000系列开发平台上以软硬件相结合的方式进行改进方案的实现。首先是共识进程,为保证进程的灵活性,提出在平台的ARM处理器部分以软件方式实现其关键的流程控制;其次是运算复杂的椭圆曲线密码算法,为了保证算法的效率,选择基于FPGA的硬件方式来实现。对于椭圆曲线密码算法,本文对硬件模块的构建进行了详细的设计,并利用Verilog语言给出了实现,同时编写testbench对各个公私钥加解密模块进行了Modelsim仿真,结果证明各个模块的功能正确;在此基础上,搭建ARM基于AXI总线控制密码模块的硬件平台,进而完成控制流程的实现,最后,在两个节点之间进行共识进程的验证,结果表明共识方案能够达到预期的功能。图42幅,表18个,参考文献80篇。
柴绍杰[5]（2020）在《基于FPGA实现的AHB-Lite总线传输数据的加密IP核研究》文中指出数据加密和信息保护已经被智慧家庭、医疗研究、国防安全等民用和军事领域所广泛应用,目前实现这种技术主要用两种平台,即软件和硬件平台实现。硬件实现更具实用性,也更复杂。一方面,虽然软件实现数据加密比较灵活,但是加密和解密效率低,应用FPGA硬件并行处理数据速度更快,更适合处理大数据时代下的海量数据;另一方面,软件运行的过程中数据容易被网络病毒破坏和盗取,受攻击的风险逐年增加,而FPGA硬件技术则更适合在数据处理过程中保护数据。本论文首先对传统对称加密算法以及非对称加密算法进行分析,通过对数据在传输过程中信息容易被黑客进行非法截获、暴力破解、有意篡改的问题进行介绍,对常用的加密算法的优点和缺点进行对比分析,针对这些问题而选择了适合的AES对称加密算法,并利用RSA算法的优点进行互补改进。在硬件实现上,基于AES加密算法的基本原理,使用Verilog HDL（硬件描述语言）依次实现算法的字节代换运算、行移位运算、列混合运算、轮密钥加运算。结合RSA算法,对AES算法中密钥容易被截获破解的缺陷进行改进,最终通过数字信封技术对数据进行收发。其次,为提高硬件的利用效率,对AES实现部分采用了流水线式的设计。设计中利用FPGA在QuartusII 13.0中的开发环境,在Altera公司的EP4CE115F29C7芯片中完成了加解密IP的设计。通过对当前行业主流的总线进行对比,最终采用AHB-Lite总线。研究了AMBA总线协议,分析了协议中模块之间的接口设计、IP的调用,提高了本文设计的AES IP核的通用性。研究最终实现了FPGA开发应用中对加密解密算法的IP设计,逐步完成了各分模块的设计分析、实现了布局布线;通过对设计完成的加解密IP进行仿真测试后,数据加密解密速度达到了1.62Mb/s,编写Testbench完成后,在Quartus II上联合Model Sim仿真工具进行了时序分析验证,运行过程中对加解密的可靠性、错误率进行了检测,用时序结果验证了设计的正确性和可行性,达到了设计的预期目的。
陆江城[6]（2020）在《基于非对称加密算法的加密系统的研究与实现》文中指出密码学技术为保证信息的安全提供了强而有力地支撑,使用密码学不但能完成数字签名验签、身份验证、加密解密等功能,还能保证信息的完整性和准确性,从而防止信息被泄露、篡改、伪造以及假冒等。密码学的核心技术是加解密算法,依据密钥使用形式的不同,密码算法包括分为对称加密和非对称加密两种。对称加密采用的是同一个密钥进行加解密操作;而非对称加密在加密流程里采取公钥进行加密,解密流程里采用私钥。非对称加密算法SM2和RSA不仅在加解密应用中有着极高的安全性,同时还可以完成签名验签和身份认证等功能。传统的密码算法软件实现尽管需要的成本很低,但是其运算速度、安全系数和稳定性等方面远远不如硬件方式。所以采用硬件的形式实现SM2和RSA算法具有很关键的学术意义和应用价值。本文凭借分析SM2和RSA的理论基础和实现算法,总结可知点乘操作是SM2的重点,模幂操作是RSA的重点;对这两种操作进行分解可得只有突破乘法运算这个共同瓶颈,才能提高运算速度。在算法方面,对于RSA来说,模幂操作使用的是结合随机化和伪操作的R-L二进制展开方法;模乘操作使用进行了改进的基为256位高速蒙哥马利方法。对于SM2来说,采用的是256位素数域椭圆曲线参数,点乘操作使用的是结合随机化密钥和窗口宽度为3、2的多标量乘方法;点加倍点操作在Jacobian坐标和Affine坐标完成;模运算中的模乘操作使用大数乘法配合模约减的形式实现,模逆操作采用二进制Euclidean求逆方法。在硬件设计方面,首先本文基于算法架构进行了系统整体架构的设计;然后运用流水线和模块化的设计方式,借助模块的分立和共用以及数据通路等手段对硬件结构执行优化改进;最后根据改进的算法选择Verilog语言完成各个模块的RTL代码。此外,综合考虑硬件资源和计算速度,本文按照推荐的SM2模值改进设计了模约减模块;同时提出了SM2和RSA共用乘法器的结构,只需要例化1个66bit的乘法器和4个512bit的加法器,串行计算9个周期即可完成256bit大数乘法操作。在完成系统的硬件设计后,本文在System Verilog语言和UVM方法学的基础上,为系统建立了一个高效、可重用的验证平台。借助该平台,本文选择随机测试和定向测试相搭配的方法对系统进行功能验证,从而得到了94%以上的代码覆盖率以及100%的功能覆盖率,满足预期的要求。最后本文基于SMIC 0.13μm工艺下,完成了系统的DC综合,综合面积约为352.5k门;同时在100M时钟频率下,系统执行一次1024bit模幂操作约需要9.18ms,吞吐率为109Kbps,执行一次256bit点乘操作约需要306μs,吞吐率为817.5Kbps。与其他类似设计比较,本系统性能优良,有较大优势。
姚艳[7]（2019）在《基于FPGA的混合加解密引擎设计与实现》文中指出在通信环境中,采用密码算法是保障数据安全的有效手段。其中,以AES,3DES算法为代表的对称性密码算法,因其数据处理速度快、易于标准化等特点被广泛使用,但单一的密钥处理方式在传输中存在潜在的泄露危险。随着信息网络技术的高速发展,计算机需要在实现数据加解密的基础上提供更多的安全功能,对应的在硬件实现时,将多种功能的密码算法同时应用在板级资源上的传统方式会产生较大的系统功耗与逻辑资源消耗,不利于实际应用。针对以上问题,本文基于ARM核的ZYNQ-7000系列FPGA设计了一种高灵活性、低功耗、多功能的混合加解密引擎。该引擎同时支持数据加解密功能,密钥加解密功能与数据身份验证功能,并针对多算法占用系统资源问题,提出了动态可重构平台设计,实现了多种混合加解密功能的动态切换。主要内容如下:首先,确定混合加解密引擎的多加解密功能实现方案,分别对各个功能的算法模块进行设计,完成功能测试与硬件实现性能分析。在数据加解密方面,分别设计实现RSA-AES与RSA-3DES的两种混合加解密方式,供上位机进行选择。在数据完整性验证功能方面,针对数据处理量的大小,分别设计MD5算法的基本迭代结构与全流水线结构两种实现方式,并对两者的数据处理速度进行对比分析。为提高消息摘要的安全性,完成RSA-MD5的加解密设计。其次,设计混合加解密引擎的动态可重构功能实现方案。对比RSA-AES与RSA-3DES混合加解密方式的差异性,确定密码算法重构模块的分区大小。依据ZYNQ-7000系列FPGA的特点,分别完成可编程逻辑区域的动态可重构平台搭建与处理系统的软件设计,实现两种混合加解密功能的动态切换。最后,完成混合加解密引擎的系统搭建,通过串口通讯实现上位机与FPGA的数据传输与算法重构。在各个加解密功能独立设计并实现的基础上,建立加解密模块间的控制关系,对FPGA上的可重构区域进行逻辑约束完成整体的布局布线设计。以LABVIEW软件为平台设计上位机,在实现整体功能的仿真测试后,完成上位机的数据传输验证。针对资源消耗与重构速度两方面,对整体系统进行性能分析与对比,结果表明基于动态可重构技术的混合加解密引擎实现了多功能加解密,并且提高了系统灵活性,降低了逻辑资源消耗。
朱伟男[8]（2019）在《基于FPGA的密钥交换算法IP核设计》文中提出密钥交换可以在通信双方建立临时会话时,安全的传递会话密钥。密钥交换是网络通信用户实现加密通信的基础。对称密码体制速度快,可用于大量数据连续加密。非对称密码体制安全性较高,可用于数字签名。两种密码体制结合的密钥交换算法可以提高密钥交换的安全性。本设计采用RSA公钥加密算法实现密钥交换算法,用接收方的公钥加密AES算法的会话密钥,并用接收方私钥解密会话密钥,将解密出的会话密钥结合AES算法传递会话验证密钥交换算法。本设计首先对两种算法的理论进行研究并结合MATLAB对两种算法进行仿真,验证两种算法的可行性。利用FPGA结合Verilog硬件描述语言将封装的各子模块IP核通过VIVADO2016仿真、综合并最终实现密钥交换算法。本设计主芯片采用XILINX的A-7系列,完成系统加解密功能的同时,通过串口完成会话加解密显示,实现了上位机与FPGA通信。
涂士琦[9]（2019）在《蓝牙技术中基于DES和RSA混合加密算法的研究》文中研究说明当前,信息泄露对人们日常生活产生的影响日趋严重,信息安全的重要性日益突显。作为目前应用最为广泛的短距离无线通信技术之一,蓝牙技术的数据传输安全一直备受关注。早期的经典蓝牙采用E0流加密算法进行数据加密,安全性和稳定性都不高。4.0后的低功耗蓝牙采用AES加密算法对蓝牙数据进行加密,安全性得到提升,但占用资源较多,不宜实现硬件化。基于蓝牙安全技术中存在的不足,本文提出了在蓝牙技术中使用基于DES和RSA混合加密方式替代以往蓝牙中的数据加密方式。详细研究了 E0流加密、AES算法、DES算法和RSA算法的算法原理,分析了各种加密算法的优缺点,DES加密算法对数据进行加密,保证了蓝牙数据传输的高效率,RSA加密算法对DES算法的加密密钥进行加密,提高了数据的安全性,确定了 DES和RSA混合加密方式,并且使用Montgomery模乘替换原始RSA算法中的大数模乘,进一步提高了算法效率。根据混合加密算法原理,使用硬件描述语言（Verilog HDL）分别设计了混合加密顶层（hybrid）、DES算法模块（des）及其子模块密钥生成（keygenerate）和Feistel迭代（desen）、RSA算法模块（rsatop）及其子模块蒙哥马利模乘（mmm）,完成了混合加密算法的RTL设计。基于TSMC90nm工艺,VCS工具完成了 RTL代码的逻辑仿真,DC工具完成了仿真后RTL的逻辑综合,Formality工具完成了 RTL和逻辑综合后门级网表的形式验证,Primetime工具完成了门级网表的静态时序分析,ICC完成了形式验证后门级网表的布图规划、布局、时钟树综合和布线,最后实现了基于DES和RSA混合加密算法的物理版图,生成了 GDSII文件,时钟频率达100MHz、面积为129538.132561μm2、功耗 42.375 mW。
廖志伟[10]（2019）在《面向嵌入式操作系统的安全通信技术研究与实现》文中认为随着物联网（IoT）技术的不断兴起和发展,以嵌入式实时操作系统为基础的设备在物联网中扮演着关键的角色。嵌入式系统设备在物联网体系中作为关键节点的同时,这些设备之间也会进行频繁的通信。随着通信安全事件的频发,嵌入式系统之间的安全通信问题已经越来越受到人们的关注,如何使得嵌入式系统之间的通信变得安全和可靠,这一问题和目标已经成为当下计算机工程和计算机科学的重要话题。随着机器学习理论近年来的完善和创新,计算机各个领域已经逐渐开始应用机器学习技术来解决问题。本文也将会应用机器学习技术来解决安全通信问题。本文基于嵌入式操作系统,使用安全通信、密码学、机器学习等相关技术和理论,进行了系统上的安全通信技术的研究、设计和实现等工作,这些工作主要内容包括:基于嵌入式系统实现密码服务,改进加密算法,为安全通信技术提供基础支撑;使用可信计算环境,并且自主设计了一种对开发者透明化的可信计算环境,保障安全通信技术相关数据存储的安全性;基于嵌入式系统通信协议栈开发安全通信协议,比如在IP层进行IPSec协议的开发,在传输层进行SSL/TLS协议的开发;基于嵌入式系统开发安全通信应用,对系统中的通信流量进行搜集,统计,监控,检测等操作;在云端利用搜集到的数据和机器学习技术建立服务,帮助嵌入式系统智能化地进行通信流量的入侵检测;使用同态加密来保障嵌入式系统和云端机器学习服务通信过程中的数据安全;将云端的机器学习模型移植到嵌入式系统中,基于嵌入式系统直接运算机器学习模型,进行流量入侵检测。使用单元测试、集成测试、性能测试等方法,验证了本文中所实现的安全通信技术的可行性,稳定性和有效性。
二、RSA算法的硬件实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、RSA算法的硬件实现（论文提纲范文）
（1）基于FPGA的RSA快速加密IP核的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 密码学概述 |
| 1.3 加密算法的现状 |
| 1.4 本文主要内容和组织结构 |
| 第二章 RSA密码算法研究 |
| 2.1 数学基础 |
| 2.1.1 质数、合数与互质关系 |
| 2.1.2 欧拉函数与欧拉定理 |
| 2.1.3 模反元素与模运算 |
| 2.2 RSA算法基本原理 |
| 2.2.1 密钥的选取与产生 |
| 2.2.2 信息的加解密 |
| 2.2.3 RSA公式论证 |
| 2.3 RSA算法实现方法 |
| 2.3.1 素数定理与素数检测 |
| 2.3.2 模幂算法 |
| 2.3.3 模乘算法 |
| 第三章 RSA系统的改进及优化 |
| 3.1 理论算法的改进及优化 |
| 3.1.1 参数选择与改进 |
| 3.1.2 模幂算法的选择与改进 |
| 3.1.3 模乘算法的选择与改进 |
| 3.2 大整数表示及运算 |
| 3.2.1 大整数表示 |
| 3.2.2 大整数运算 |
| 3.3 硬件设计的改进及优化 |
| 3.3.1 硬件设计简介 |
| 3.3.2 硬件设计中的优化策略 |
| 3.3.3 硬件设计中的改进方案 |
| 3.4 改进的RSA系统的优势 |
| 第四章 IP核的设计与验证 |
| 4.1 IP核技术简介 |
| 4.2 IP核总体设计 |
| 4.3 各功能模块设计与验证 |
| 4.3.1 RSA顶层模块 |
| 4.3.2 模幂模块 |
| 4.3.3 模乘模块 |
| 4.3.4 优化模块 |
| 4.3.5 大数基本运算模块 |
| 4.4 IP核的验证 |
| 4.5 IP核性能分析 |
| 第五章 总结与展望 |
| 5.1 工作总结 |
| 5.2 工作展望 |
| 参考文献 |
| 致谢 |
（2）基于FPGA的高性能RSA密码加速技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 论文结构安排 |
| 第二章 RSA加速技术研究 |
| 2.1 RSA算法综述 |
| 2.1.1 RSA数学基础 |
| 2.1.2 RSA算法描述 |
| 2.2 模幂算法 |
| 2.3 中国剩余定理 |
| 2.4 模乘算法 |
| 2.4.1 蒙哥马利模乘算法介绍 |
| 2.4.2 蒙哥马利模乘的相关改进算法 |
| 2.4.3 改进蒙哥马利模乘算法间性能比较 |
| 2.5 本章小结 |
| 第三章 RSA加速器的算法研究与设计 |
| 3.1 改进后的基于CRT算法的模幂算法 |
| 3.2 高进制ME-RL模幂算法 |
| 3.3 非对称短整数并行蒙哥马利模乘算法介绍 |
| 3.3.1 多项式展开 |
| 3.3.2 模乘法和模约简交叉执行 |
| 3.4 改进模乘算法层面的性能对比 |
| 3.5 本章小结 |
| 第四章 RSA加速器的硬件研究与设计 |
| 4.1 RSA加速器系统设计 |
| 4.1.1 RSA加速器系统框架 |
| 4.1.2 RSA加速器内部多个RSA运算模块工作 |
| 4.1.3 RSA运算模块结构 |
| 4.2 模幂运算的硬件设计 |
| 4.3 模乘运算的硬件设计 |
| 4.3.1 蒙哥马利模乘单元的硬件架构 |
| 4.3.2 蒙哥马利模乘计算单元的硬件设计 |
| 4.3.3 模乘计算单元的硬件改进前后性能对比 |
| 4.4 RSA运算模块的多数据流水线工作 |
| 4.5 本章小结 |
| 第五章 性能对比及分析 |
| 5.1 测试平台和测试方案 |
| 5.1.1 测试平台 |
| 5.1.2 测试方案 |
| 5.2 RSA加速器的功能验证 |
| 5.2.1 整数并行蒙哥马利模乘算法的功能验证 |
| 5.2.2 RSA算法功能验证 |
| 5.3 RSA加速器的实验结果与性能分析 |
| 5.3.1 非对称短整数并行蒙哥马利模乘算法的性能对比与分析 |
| 5.3.2 RSA加速器的性能对比与分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（3）异步RSA算法芯片的研究与实现（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 RSA算法芯片的研究现状 |
| 1.3 研究内容及章节安排 |
| 1.4 本章小结 |
| 第二章 异步RSA算法芯片的实现原理 |
| 2.1 RSA密码算法 |
| 2.1.1 工作原理 |
| 2.1.2 二进制扫描算法 |
| 2.1.3 Montgomery模乘算法 |
| 2.1.4 模逆算法 |
| 2.2 功耗分析攻击方法 |
| 2.3 异步设计方法 |
| 2.3.1 BBD型异步电路 |
| 2.3.2 异步电路分类及特点 |
| 2.3.3 Click异步控制器 |
| 2.4 本章小结 |
| 第三章 异步RSA算法芯片的微体系结构 |
| 3.1 异步RSA算法芯片的整体设计 |
| 3.2 模乘电路的设计及优化 |
| 3.2.1 传统模乘算法的设计 |
| 3.2.2 优化模乘算法的思想及实现 |
| 3.2.3 底层乘加器的设计 |
| 3.2.4 实验结果对比 |
| 3.3 模逆电路的设计与实现 |
| 3.3.1 模逆电路的设计 |
| 3.3.2 仿真与验证 |
| 3.4 模幂电路的设计与实现 |
| 3.5 I~2C总线结构的设计 |
| 3.5.1 发送模块状态变迁及设计 |
| 3.5.2 接收模块状态变迁及设计 |
| 3.5.3 仿真与验证 |
| 3.6 基于FPGA的异步RSA算法芯片的仿真与验证 |
| 3.7 本章小结 |
| 第四章 面向BBD机制的异步RSA算法芯片实现 |
| 4.1 BBD型异步电路ASIC设计方法 |
| 4.1.1 BBD型电路设计流程 |
| 4.1.2 电路延迟匹配 |
| 4.2 异步RSA算法芯片的ASIC实现 |
| 4.2.1 前端设计 |
| 4.2.2 后端设计 |
| 4.2.3 版图验证 |
| 4.3 版图流片及封装方案 |
| 4.4 本章小结 |
| 第五章 异步RSA算法芯片的仿真验证与性能分析 |
| 5.1 后仿真验证 |
| 5.2 性能分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 |
| 在学期间的研究成果 |
| 致谢 |
（4）铁路安全通信协议RSSP-Ⅱ密钥管理机制改进的研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 研究背景和意义 |
| 1.2 研究思路 |
| 1.3 研究现状 |
| 1.3.1 RSSP-Ⅱ协议的研究现状 |
| 1.3.2 区块链技术的研究现状 |
| 1.3.3 共识算法的研究现状 |
| 1.3.4 加密算法的研究现状 |
| 1.3.5 形式化分析方法的研究现状 |
| 1.4 论文的主要内容与架构 |
| 2 理论基础 |
| 2.1 椭圆曲线加密体制的基本原理 |
| 2.1.1 二进制域GF_2~m的概述 |
| 2.1.2 二进制域上的椭圆曲线 |
| 2.1.3 GF_2~m上的椭圆曲线密码体制 |
| 2.2 Raft共识算法的基本原理 |
| 2.3 基于行为时序逻辑的模型检测 |
| 2.3.1 基本概念 |
| 2.3.2 基本原理 |
| 2.4 本章小结 |
| 3 RSSP-Ⅱ协议密钥管理机制的改进方案 |
| 3.1 需求分析 |
| 3.2 引入椭圆曲线加密(ECC)机制 |
| 3.2.1 椭圆曲线参数的选取 |
| 3.2.2 椭圆曲线密钥对的管理 |
| 3.2.3 基于椭圆曲线密码体制的通信 |
| 3.3 引入区块链的分布式共识机制 |
| 3.3.1 验证密钥的生成 |
| 3.3.2 验证密钥的Raft共识 |
| 3.4 本章小结 |
| 4 改进方案的安全性分析 |
| 4.1 基于EN50159的定性分析 |
| 4.2 形式化分析 |
| 4.2.1 形式化分析的必要性 |
| 4.2.2 基于TLA对 KMAC共识方案的功能验证 |
| 4.2.3 基于TLA对 KMAC共识方案的安全性分析 |
| 4.3 本章小结 |
| 5 改进方案的实现与验证 |
| 5.1 实现方法的确定 |
| 5.2 椭圆曲线密码算法的硬件实现与验证 |
| 5.2.1 椭圆曲线E(GF_2~m)上点运算模块设计 |
| 5.2.2 GF_2~m域上运算模块的设计 |
| 5.2.3 Modelsim仿真 |
| 5.3 共识进程控制流程的设计 |
| 5.3.1 PS对PL侧模块的控制流程的设计 |
| 5.3.2 硬件平台的设计 |
| 5.3.3 共识进程控制流程的功能验证 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 图索引 |
| 表索引 |
| 作者简历及攻读硕士学位期间取得的研究成果 |
| 学位论文数据集 |
（5）基于FPGA实现的AHB-Lite总线传输数据的加密IP核研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 FPGA的 IP设计前景 |
| 1.4 数据加密技术的难点 |
| 1.5 论文主要研究内容 |
| 2 数据加密算法密码学分析 |
| 2.1 对称加密算法 |
| 2.1.1 数学基础 |
| 2.1.2 AES算法结构 |
| 2.2 AES算法分析 |
| 2.2.1 字节代换运算 |
| 2.2.2 行移位变换 |
| 2.2.3 列混合变换 |
| 2.2.4 轮密钥加变换 |
| 2.2.5 密钥扩展模块 |
| 2.2.6 AESIP结构设计 |
| 2.3 非对称加密算法 |
| 2.3.1 RSA算法原理 |
| 2.4 本文算法 |
| 2.5 本章小结 |
| 3 数据加密系统的总体结构 |
| 3.1 系统总体结构 |
| 3.1.1 硬件开发平台 |
| 3.1.2 Quartus II概述 |
| 3.1.3 仿真软件Model Sim |
| 3.2 AHB-Lite总线协议 |
| 3.2.1 AHB总线的接口设计方案 |
| 3.2.2 AHB仲裁器 |
| 3.2.3 AHB主机接口 |
| 3.2.4 AHB译码器 |
| 3.2.5 AHB从机接口 |
| 3.3 AHB总线通信的AES加密设计 |
| 3.3.1 AES算法与AHB总线连接的设计 |
| 3.3.2 AHB总线传输设计 |
| 3.3.3 AHB从机模块及其接口设计 |
| 3.3.4 加密运算模块 |
| 3.4 本章小结 |
| 4 基于FPGA的加密算法的实现 |
| 4.1 加密算法的设计与实现 |
| 4.1.1 字节代换模块 |
| 4.1.2 列混合模块 |
| 4.1.3 S-box模块 |
| 4.1.4 轮密钥表模块 |
| 4.1.5 顶层模块 |
| 4.2 图像数据加密、解密的实现 |
| 4.3 本章小结 |
| 5 系统测试与实验结果分析 |
| 5.1 系统测试方案 |
| 5.1.1 加密IP的测试流程 |
| 5.1.2 安全性能分析 |
| 5.2 仿真软件中算法验证与结果分析 |
| 5.3 器件资源利用率 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望与不足 |
| 致谢 |
| 参考文献 |
| 附录A 附图 |
| 攻读学位期间的研究成果 |
（6）基于非对称加密算法的加密系统的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 非对称加密算法 |
| 1.2.2 加密算法的硬件实现 |
| 1.2.3 验证语言 |
| 1.2.4 验证方法学 |
| 1.3 论文的研究内容 |
| 1.4 论文结构 |
| 第二章 非对称密码算法的概述 |
| 2.1 SM2椭圆密码算法理论基础 |
| 2.1.1 有限域 |
| 2.1.2 素数域的椭圆曲线 |
| 2.1.3 椭圆曲线上点运算的规则 |
| 2.1.4 SM2算法的描述 |
| 2.2 RSA公钥密码算法理论基础 |
| 2.2.1 素数与互为素数 |
| 2.2.2 欧拉函数与欧拉定理 |
| 2.2.3 RSA算法的描述 |
| 第三章 加密系统的算法设计 |
| 3.1 SM2算法的研究与分析 |
| 3.1.1 多倍点运算层的算法分析 |
| 3.1.2 点运算层的算法分析 |
| 3.1.3 模运算层的算法分析 |
| 3.2 RSA算法的研究与分析 |
| 3.2.1 模幂层的算法分析 |
| 3.2.2 模乘层的算法分析 |
| 3.3 改进的模乘算法 |
| 3.4 改进的抗功耗攻击密码算法 |
| 3.4.1 改进的抗功耗攻击RSA算法 |
| 3.4.2 改进的抗功耗攻击SM2算法 |
| 第四章 加密系统的硬件设计 |
| 4.1 加密系统的参数选择 |
| 4.2 加密系统的整体设计 |
| 4.2.1 控制寄存器mode_total |
| 4.2.2 状态寄存器state_total |
| 4.3 SM2算法的硬件实现 |
| 4.3.1 多倍点运算层的硬件设计 |
| 4.3.2 点运算层的硬件设计 |
| 4.3.3 模运算层的硬件设计 |
| 4.4 RSA算法的硬件实现 |
| 4.4.1 模幂层的硬件设计 |
| 4.4.2 模乘层的硬件设计 |
| 第五章 加密系统验证平台的构建 |
| 5.1 验证平台的总体架构 |
| 5.2 验证组件的实现 |
| 5.2.1 事务类数据的实现 |
| 5.2.2 接口的实现 |
| 5.2.3 驱动器的实现 |
| 5.2.4 监测器的实现 |
| 5.2.5 序列激励的实现 |
| 5.2.6 序列发生器的实现 |
| 5.2.7 参考模型的实现 |
| 5.2.8 记分板的实现 |
| 5.3 覆盖率 |
| 5.3.1 代码覆盖率 |
| 5.3.2 功能覆盖率 |
| 第六章 加密系统的仿真验证与分析 |
| 6.1 仿真验证环境 |
| 6.2 加密系统的功能仿真 |
| 6.3 基于UVM验证平台的功能验证 |
| 6.4 覆盖率分析 |
| 6.4.1 代码覆盖率分析 |
| 6.4.2 功能覆盖率分析 |
| 6.5 性能分析 |
| 总结与展望 |
| 参考文献 |
| 攻读学位期间的科研成果 |
| 致谢 |
（7）基于FPGA的混合加解密引擎设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题来源及研究背景和意义 |
| 1.2 国内外研究现状及分析 |
| 1.2.1 加解密引擎的国内外研究现状 |
| 1.2.2 混合加解密的国内外研究现状 |
| 1.2.3 动态可重构技术的国内外研究现状 |
| 1.3 国内外文献综述的简析 |
| 1.4 主要研究内容 |
| 第2章 混合加解密引擎的基础原理 |
| 2.1 混合加解密相关知识 |
| 2.1.1 混合加解密 |
| 2.1.2 消息摘要 |
| 2.2 AES算法 |
| 2.2.1 AES的数学基础 |
| 2.2.2 AES的总体结构 |
| 2.2.3 AES的基本步骤 |
| 2.3 3DES算法 |
| 2.3.1 3DES的总体结构 |
| 2.3.2 DES的基本流程 |
| 2.4 MD5算法 |
| 2.5 RSA算法 |
| 2.5.1 RSA的数学基础 |
| 2.5.2 RSA的基本原理 |
| 2.6 动态可重构技术 |
| 2.7 本章小结 |
| 第3章 混合加解密功能设计与实现 |
| 3.1 RSA-AES混合加解密模块设计 |
| 3.1.1 总体结构 |
| 3.1.2 核心算法模块设计 |
| 3.1.3 控制模块设计 |
| 3.1.4 功能测试与资源分析 |
| 3.2 RSA-3DES混合加解密模块设计 |
| 3.2.1 总体结构 |
| 3.2.2 核心模块设计 |
| 3.2.3 功能测试与资源分析 |
| 3.3 MD5算法实现及优化 |
| 3.3.1 MD5基本迭代结构实现 |
| 3.3.2 MD5的全流水线结构实现 |
| 3.3.3 功能测试与对比分析 |
| 3.4 RSA-MD5加解密设计 |
| 3.5 本章小结 |
| 第4章 动态可重构功能设计与实现 |
| 4.1 ZYNQ-7000 系列FPGA |
| 4.2 混合加解密可重构方案设计 |
| 4.2.1 重构模块确定 |
| 4.2.2 整体结构设计 |
| 4.3 动态可重构平台设计 |
| 4.4 动态可重构软件设计 |
| 4.5 本章小结 |
| 第5章 系统构建与实验验证 |
| 5.1 混合加解密引擎的系统搭建 |
| 5.1.1 整体加解密实现过程 |
| 5.1.2 顶层模块的设计与例化 |
| 5.1.3 片上约束及布局布线 |
| 5.1.4 配置文件的生成 |
| 5.2 引擎上位机界面设计 |
| 5.3 系统功能测试与验证 |
| 5.3.1 时序仿真测试 |
| 5.3.2 上位机传输测试 |
| 5.4 性能对比与分析 |
| 5.4.1 总体资源消耗分析 |
| 5.4.2 动态可重构资源消耗分析 |
| 5.4.3 重构速度指标分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（8）基于FPGA的密钥交换算法IP核设计（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 论文选题背景及意义 |
| 1.2 国内外同类课题现状 |
| 1.3 论文的组织结构 |
| 第2章 RSA-AES加密算法理论及MATLAB仿真 |
| 2.1 RSA算法的数学理论基础 |
| 2.1.1 欧拉定理和费马小定理 |
| 2.1.2 欧几里得算法及其扩展算法 |
| 2.1.3 素性检测算法 |
| 2.2 RSA算法的加密过程 |
| 2.2.1 模幂运算 |
| 2.2.2 模乘运算 |
| 2.3 RSA算法的MATLAB实现 |
| 2.4 AES加密算法相关数论知识 |
| 2.4.1 有限域 |
| 2.4.2 有限域上多项式运算法则 |
| 2.4.3 AES算法的状态矩阵和圈数 |
| 2.5 AES加密算法函数构成 |
| 2.5.1 S盒变换 |
| 2.5.2 行移位和列混合 |
| 2.5.3 轮密钥加和密钥扩展算法 |
| 2.5.4 AES加解密过程 |
| 2.6 AES的 MATLAB仿真 |
| 2.7 本章小结 |
| 第3章 整体设计及各模块IP核实现 |
| 3.1 密钥交换系统整体设计 |
| 3.2 大素数生成 |
| 3.2.1 两种大素数生成方法 |
| 3.2.2 公私钥选取 |
| 3.3 密钥交换算法IP核设计 |
| 3.3.1 密钥交换准备模块 |
| 3.3.2 密钥交换模块 |
| 3.4 其它子模块设计 |
| 3.4.1 串口接收/发送模块 |
| 3.4.2 串行/并行转换模块 |
| 3.4.3 控制模块 |
| 3.4.4 密钥扩展模块 |
| 3.4.5 加/解密模块 |
| 3.5 本章小结 |
| 第4章 系统的FPGA仿真与测试 |
| 4.1 硬件开发相关知识 |
| 4.1.1 FPGA简介 |
| 4.1.2 硬件描述语言 |
| 4.1.3 硬件开发平台 |
| 4.1.4 系统仿真开发板 |
| 4.2 二进制扫描方式的选择 |
| 4.3 密钥交换仿真 |
| 4.4 密钥扩展模块的仿真 |
| 4.5 系统整体仿真与测试 |
| 4.6 IP核的测试 |
| 4.7 本章小结 |
| 结论 |
| 参考文献 |
| 附录 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文 |
| 攻读硕士学位期间取得的科研成果 |
（9）蓝牙技术中基于DES和RSA混合加密算法的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状及发展方向 |
| 1.3 研究目的及意义 |
| 1.4 研究内容及论文的组织结构 |
| 第二章 蓝牙技术加密算法的原理 |
| 2.1 密码学发展历程 |
| 2.2 加密算法的基本数学概念 |
| 2.3 E0流加密与AES加密算法原理 |
| 2.4 DES加密和RSA加密算法原理 |
| 2.5 蓝牙技术中基于DES和RSA混合加密算法设计思路 |
| 2.6 小结 |
| 第三章 基于DES和RSA混合加密算法的RTL设计 |
| 3.1 混合加密算法顶层设计 |
| 3.2 DES算法模块RTL设计 |
| 3.3 RSA算法模块RTL设计 |
| 3.4 小结 |
| 第四章 基于DES和RSA混合加密算法的硬核实现 |
| 4.1 数字前端设计 |
| 4.2 数字后端设计 |
| 4.3 小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 附录A (静态时序分析结果报告) |
| 附录B (攻读学位期间发表的论文) |
（10）面向嵌入式操作系统的安全通信技术研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本文的主要内容与创新点 |
| 1.4 本论文的结构安排 |
| 第二章 相关理论与技术 |
| 2.1 嵌入式操作系统介绍 |
| 2.1.1 嵌入式操作系统硬件基础 |
| 2.1.2 嵌入式操作系统软件基础 |
| 2.1.3 嵌入式操作系统开发环境 |
| 2.2 密码学算法介绍 |
| 2.2.1 对称加密技术 |
| 2.2.2 非对称加密技术 |
| 2.2.3 白盒加密技术 |
| 2.2.4 单向散列技术 |
| 2.2.5 同态加密技术 |
| 2.3 机器学习技术 |
| 2.4 入侵检测技术 |
| 2.5 本章小结 |
| 第三章 嵌入式操作系统安全通信技术的研究与方案 |
| 3.1 关键问题与需求分析 |
| 3.1.1 关键问题 |
| 3.1.2 需求分析 |
| 3.2 密码服务的研究与方案 |
| 3.2.1 基于嵌入式系统的密码算法优化研究 |
| 3.2.2 可信计算环境的选取研究 |
| 3.2.3 透明化可信计算方案的提出与研究 |
| 3.2.4 密码服务总体方案 |
| 3.3 嵌入式系统通信协议栈加固的研究与方案 |
| 3.3.1 嵌入式系统安全通信协议的研究与方案 |
| 3.3.2 嵌入式系统安全通信应用的研究与方案 |
| 3.4 基于机器学习安全通信的研究与方案 |
| 3.4.1 机器学习即服务以及其安全通信的研究与方案 |
| 3.4.1.1 机器学习即服务的研究与方案 |
| 3.4.1.2 同态加密安全通信的研究与方案 |
| 3.4.2 基于嵌入式系统的机器学习通信入侵检测的方案 |
| 3.5 本章小结 |
| 第四章 嵌入式操作系统安全通信技术的详细设计与实现 |
| 4.1 嵌入式操作系统安全通信技术的总体架构设计 |
| 4.2 密码服务的详细设计与实现 |
| 4.2.1 密码算法模块的详细设计与实现 |
| 4.2.2 密钥管理模块的详细设计与实现 |
| 4.2.3 透明化可信计算模块的详细设计与实现 |
| 4.3 嵌入式系统安全通信协议的详细设计与实现 |
| 4.3.1 IPSec协议的详细设计与实现 |
| 4.3.1.1 IPSec协议的总体架构设计 |
| 4.3.1.2 SA的设计与实现 |
| 4.3.1.3 IKE协议的详细设计与实现 |
| 4.3.1.4 AH协议的详细设计与实现 |
| 4.3.1.5 ESP协议的详细设计与实现 |
| 4.3.1.6 IPSec隧道模式的详细设计与实现 |
| 4.3.1.7 IPSec编程接口的详细设计与实现 |
| 4.3.2 SSL/TLS协议的详细设计与实现 |
| 4.4 嵌入式系统安全通信应用的详细设计与实现 |
| 4.4.1 流量监控应用的详细设计与实现 |
| 4.4.2 IP黑名单的详细设计与实现 |
| 4.4.3 规则应用的详细设计与实现 |
| 4.5 基于机器学习安全通信的详细设计与实现 |
| 4.5.1 机器学习即服务以及其安全通信的详细设计与实现 |
| 4.5.1.1 机器学习即服务模块的详细设计与实现 |
| 4.5.1.2 同态加密安全通信的详细设计与实现 |
| 4.5.2 基于嵌入式系统的机器学习通信入侵检测的实现 |
| 4.6 本章小结 |
| 第五章 嵌入式操作系统安全通信技术的测试 |
| 5.1 开发与测试环境介绍 |
| 5.2 测试结果分析 |
| 5.2.1 密码服务模块测试 |
| 5.2.1.1 密钥算法与管理模块测试 |
| 5.2.1.2 透明化可信计算模块测试 |
| 5.2.2 嵌入式系统安全通信协议的测试 |
| 5.2.2.1 IPSec协议测试 |
| 5.2.2.2 SSL/TLS协议测试 |
| 5.2.3 嵌入式系统安全通信应用模块测试 |
| 5.2.3.1 流量监控应用测试 |
| 5.2.3.2 IP黑名单应用测试 |
| 5.2.3.3 规则应用测试 |
| 5.2.4 基于机器学习的安全通信技术测试 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
四、RSA算法的硬件实现（论文参考文献）
- [1]基于FPGA的RSA快速加密IP核的设计与实现[D]. 乔康乾. 河北大学, 2021(09)
- [2]基于FPGA的高性能RSA密码加速技术研究[D]. 程碧倩. 合肥工业大学, 2021
- [3]异步RSA算法芯片的研究与实现[D]. 梁钰清. 兰州大学, 2021(09)
- [4]铁路安全通信协议RSSP-Ⅱ密钥管理机制改进的研究[D]. 廉获珍. 北京交通大学, 2020(03)
- [5]基于FPGA实现的AHB-Lite总线传输数据的加密IP核研究[D]. 柴绍杰. 兰州交通大学, 2020(01)
- [6]基于非对称加密算法的加密系统的研究与实现[D]. 陆江城. 广东工业大学, 2020(02)
- [7]基于FPGA的混合加解密引擎设计与实现[D]. 姚艳. 哈尔滨工业大学, 2019(01)
- [8]基于FPGA的密钥交换算法IP核设计[D]. 朱伟男. 黑龙江大学, 2019(02)
- [9]蓝牙技术中基于DES和RSA混合加密算法的研究[D]. 涂士琦. 长沙理工大学, 2019(06)
- [10]面向嵌入式操作系统的安全通信技术研究与实现[D]. 廖志伟. 电子科技大学, 2019(01)