高燕[1]2003年在《基于寄存器传输级层次模型的测试生成研究》文中认为集成电路(Integrated Circuit,简称IC)的设计验证和测试是确保数字系统正常工作的必要手段。无论是设计验证还是芯片测试,测试生成都作为其主要内容而被广泛关注。本文首先综述了集成电路的测试和设计验证的基本原理和方法;其次针对设计所采用的寄存器传输级(Register Transfer Level,简称RTL)行为描述方式,介绍了若干已有的高层次测试生成方法;最后提出了一种可行的RTL级测试生成算法,所产生的测试序列可有效地应用于电路的功能测试或设计验证。本文工作贡献主要有以下三个方面:1.建立了一种有效的RTL行为模型。本文从电路的控制结构和数据路径两方面出发,建立了电路的控制流图和数据流图两层次模型:第一层通过控制流图反映电路语句间的连接关系;第二层通过控制流图中的每一结点所对应的数据流图,反映语句的具体操作。该模型实现了对电路的分层描述,相对于以往的电路模型具有形式简单、规模小、易于处理的优点,便于根据测试的具体需求处理相应的模型层次,从而降低处理复杂性,提高系统效率。此外,该模型具有良好的通用性,基于该模型可进行电路模拟、测试生成、验证等操作。2.制定了一种语句可测性测度。为了能更好地把握语句执行,本文从语句的功能实现和执行时序两方面出发考虑语句性能,定义了静态时序深度和动态时序深度概念,分别度量语句的功能实现和执行时序,并给出了相应算法。由此将语句执行的横向、纵向相结合反映电路性能,为高层次测试生成提供了方便。3.提出了一种基于测试用例的RTL级测试生成方法。本文基于控制流图/数据流图两层次模型,以分支覆盖、位功能覆盖以及语句可观覆盖为目标,给出一高层次测试用例生成算法,即通过两个子过程的交替进行生成电路的测试用例块。并在此基础上,采用一定填充策略填充未知位,生成满足覆盖需求的、一定长度的测试序列,实现测试生成。实验数据表明,本文测试生成系统的执行时间相对于基于遗传算法的RTL测试生成Prince系统、基于电路结构的无回溯的TiDE系统均有所缩减,且可生成较短的测试序列,获得与其它方法相当或略低的门级固定型故障覆盖率;此外由于该方法采用了测试用例技术,可通过不同的用例填充、组合方式得到不同的测试序列,从而具有良好的可扩展性。
陈思成[2]1998年在《同步时序电路故障模拟系统的设计与实现》文中研究表明故障模拟是数字电路测试的重要组成部分。一方面随着VLSI电路规模增大和密度提高，对故障模拟的要求不断提高；另一方面，时序电路中状态的不确定性导致组合电路中许多有效方法对时序电路收效不大。因此，针对时序电路的故障模拟的研究无论在理论上还是在实际上都很有必要。 同时故障模拟是一个很好的方法，但是它存在内存要求过大的缺点，作者的主要工作是针对同时故障模拟方法在同步时序电路中的应用作了一些改进工作，使其内存要求有所减少，速度有所加快。 作者结合了同时故障模拟方法和单故障传播方法的优点，着重考虑了故障效应重汇聚的情况以及它对故障模拟速度和储存的影响。简单地说，对于单事件类型的故障效应的扇出重汇聚，借用单故障传播的方法，利用功能块内部FFR的一些特征优化模拟速度和储存；对于多事件类型的故障f效应的汇聚，则在汇聚处引入故障f所等价的功能块内部故障，用同时故障模拟的方法处理。 作者在本论文中比较详细地介绍了作者设计并实现的故障模拟系统。它由三个部分组成：电路描述编译器、真值模拟器、故障模拟器。它能对符合ISCAS-89描述格式的电路进行编译，对组合电路和时序电路进行真值模拟，对组合电路和同步时序电路进行故障模拟。 在编译器实现中，作者采用了一系列策略来加快编译速度及优化编译结果，使编译的结果能够较好地为测试生成和故障模拟服务。在真值模拟器的实现中，作者采用了层次型的事件驱动的模拟方法，减少了计算量，提高了模拟速度。
楚丽娜[3]2006年在《PCB级数字电路故障模拟实用化技术研究》文中进行了进一步梳理随着微电子技术的发展，数字电路复杂程度在不断提高，尺寸也日益缩小，而使用越来越广，由此测试的作用越来越重要，尤其是后期使用过程中的及时诊断更是重中之重。如何对PCB级数字电路进行有效的诊断就成为当前研究的必须，为此，专门研制成功了PCB级数字电路测试向量自动生成系统PATGTA，PCB级数字电路故障模拟器即为PATGTA系统的一部分。 本论文深入的讨论了故障模拟理论，分析了故障模拟理论实用化的基本要求，在此基础上，设计实现了一个实用的PCB级数字电路故障模拟器。同时，对于含RAM电路提出了一种行之有效的故障模拟新方法。论文还对PCB级时序电路故障模拟中的多事件故障定义问题和对故障模拟的影响进行了深入讨论，提出了作者自己的看法。 实用的PCB级数字电路故障模拟器采用故障并行的并行故障模拟方法，在PATGTA系统中与测试生成紧耦合方式交替运行。对一拍测试激励(即一个测试时帧)的模拟采用三段多遍的模拟方式。三段指的是组合-时序-组合，多遍指的是二段组合模拟需进行多遍，一直到稳定为止。时序段模拟时，只需根据有无脉冲，模拟时序功能块的动作。在每一段，对功能块的模拟都采用正常模拟—>多事件故障模拟—>故障模拟的流程，具体实现采用子程序调用的方式。这样既保证了故障模拟的精确性，也与实际情况一致，又增强了系统的可扩展性，为功能块的更新提供了方便。同时，也研究了对特殊组件如：双向、三态和总线结构的模拟处理。 鉴于含RAM器件的PCB电路的广泛性和特殊性，分析了含RAM电路故障模拟的特殊性，并提出了一种用于含RAM电路的故障模拟新方法。同时，还扩充了时序电路故障模拟中关于多事件故障模拟的定义，使之适用于含RAM的电路。并给出了相应的新的多事件故障识别和模拟方法，最后用实验电路的模拟结果验证了方法的正确性。 在研究中发现，当对时序电路需要产生故障字典时，已有的多事件故障的定义已不适用，需要更新。论文新提出了对PCB电路多事件故障的定义及处理方法，
刘煜坤[4]2009年在《数字集成电路测试方法研究》文中指出数字集成电路功能的不断增加和规模的日益扩大,使集成电路的测试面临着巨大压力,不仅测试生成越来越困难,而且测试应用时间也越来越长,导致测试费用不断提高。而集成电路的测试问题关系到集成电路及相关产品的设计、生产、制造及应用开发等各个领域,因此,如何找到高效率、低成本、满足当前测试需求的数字集成电路测试方法越来越受到人们的广泛关注。本文以数字集成电路测试为背景,针对电路测试所面临的测试生成时间长、故障覆盖率低以及测试应用时间长的问题,分别对数字集成电路测试生成方法、测试质量提高方法和静态测试压缩方法进行了深入研究。首先,对数字集成电路测试生成过程的关键技术进行了详细分析。建立被测电路的电路模型和故障模型并对被测电路目标故障集进行故障等价归并,精简故障集合,减少测试向量生成过程的计算量；根据电路可测性分析和计算方法,对被测电路进行可测性分析和计算,将计算结果注入电路链表结构,为测试向量生成过程选择最优路径；用并行故障模拟器选出最优的测试向量集合,保证故障覆盖率,提高测试生成效率。其次,针对数字集成电路测试生成时间长和故障覆盖率低的问题,将性能较好的蚂蚁算法和遗传算法应用于基于模拟的集成电路测试生成过程,缩短测试生成时间；针对基于模拟的测试生成方法所面临的缺乏激活难测故障和传播相应故障响应所必需信息的问题,对电路引入扫描设计测试结构,提出了一种将基于模拟测试生成方法与扫描设计测试结构相结合的有限扫描测试生成方法,在基于模拟的测试生成方法基础上,通过将扫描电路的扫描输入端、扫描选择端和扫描输出端视为电路通用输入输出端,穿透扫描时钟周期和测试时钟周期之间的差异,提高故障覆盖率。国际基准电路实验及比对结果表明,提出方法有效减少了测试生成时间,提高了故障覆盖率。再次,为了提高有限扫描测试序列对非模型化故障的故障覆盖率和故障隔离率,本文在详细分析现有测试质量评价方法基础上,对其在故障隔离评价方面的不足进行补充和完善。将完善后的测试质量评价方法扩展到有限扫描测试序列质量评价方法,并根据有限扫描测试序列自身特点,提出了两种提高测试质量的方法,通过随机确定测试序列含有的不确定值和修改测试序列内部扫描选择子序列数值的方法提高测试序列质量,基准电路实验结果表明,提出方法有效提高了测试序列对非模型化故障的故障覆盖率和故障隔离率。最后,针对扫描设计测试结构生成的测试序列长,导致测试应用时间多的问题,对有限扫描测试序列进行了基于向量删除的静态测试压缩,去掉测试序列中的冗余向量；根据有限扫描测试序列的扫描特性,提出一种与基于向量删除静态测试压缩方法相结合的有限扫描静态测试压缩方法,在基于向量删除的静态测试压缩基础上,用较短的有限扫描操作代替较长的全扫描操作或有限扫描操作,合并候选测试向量,引入启发式方法降低计算复杂度,在保证不降低故障覆盖率的前提下,压缩测试序列长度,减少测试应用时间和测试数据存储容量。基准电路实验结果表明,提出方法在保证故障覆盖率不变的前提下,有效减少了有限扫描测试序列的测试应用时间和测试数据存储容量。
尹志刚[5]2003年在《集成电路寄存器传输级测试生成》文中提出集成电路(Integrated Circuit,简称IC)的设计验证与测试对保证其功能的正确性和可靠性非常重要,而时序电路测试生成则是其中一个相当困难的问题。本文在综述集成电路测试与设计验证的方法与技术的基础上,针对目前电路设计广泛采用的寄存器传输级(Register Transfer Level,简称RTL)的行为描述,提出了一种有效的测试生成方法,其生成的测试序列不仅可以用于电路的设计验证,而且可以供芯片的功能测试之用。本文的创新点如下:1.针对RTL行为描述,提出了精确而简练的抽象表示:进程是RTL行为描述的基本成分,其中的语句是过程性语句。通过抽象,本文将进程中语句的控制结构表示为“进程控制树”,将其中数据关系表示为“数据流向图”,且将其定义的电路行为表示成“定义行为图”。这些抽象表示是实现本文方法的基础。2.针对RTL行为的抽象,提出了用行为倾向驱动引擎展现电路行为的方法:所谓行为倾向,就是电路在当前状态下,最有可能表现电路行为的一次状态变迁。采用驱动引擎,可以自动地从电路的初始化状态开始,针对其行为倾向,形成一个状态变迁序列来展现电路的行为。在序列形成过程中,它所需要的输入激励序列被自动地产生出来。这种电路行为展现方式是本文方法的关键。3.利用行为倾向驱动引擎和自定义的RTL传输故障实现了无回溯的RTL测试生成算法:RTL传输故障是根据数据的传输关系定义的,检测这些故障不仅可以测试电路的功能,而且可以测试其芯片的故障。因此,针对RTL做测试生成是有意义的。为了使算法具有很高的效率,本文采用无回溯的测试生成方案,利用行为倾向驱动引擎展现电路行为的方式简单实现之。通过对ITC99基准电路进行实验表明,本文提出的方法较基于遗传算法的RTL测试生成方法平均要快至少3个数量级,而且得到的测试序列长度平均要短4%,相应的门级固定型故障覆盖率平均要高0.2%。这说明,本文的方法可以非常高效地产生质量相当甚至更好的测试序列。
王仲[6]1998年在《时序电路测试产生中一些关键技术的研究》文中认为测试费用在芯片成本中所占的比重越来越大。随着当今VLSI电路规模的增大和密度的提高，对电路的测试产生变得十分困难。虽然可测性设计技术的采用使某些电路测试产生变得相对容易，但完全扫描电路设计也造成了芯片面积的增大和芯片性能的下降。更糟的是完全扫描设计对某些电路是不可能的。因此对时序电路测试产生的研究一直受到工业界和学术界的重视。 本文针对时序电路测试产生问题进行了有益的研究。提出了一些改善时序电路测试产生效率的方法，使得测试产生的有效性得以提高。作者在分析了时序电路中两种不同的扇出形式及反馈线存在的特点之后，提出了压缩反馈线识别空间的最大无环区域概念以及从初级输出到初级输入的逻辑分层方法。这些策略较为有效地提高了反馈线的识别效率。同时针对采用迭代组合阵列模型的时序电路测试产生方法中的敏化路径选择问题做了深入的探讨，提出了三点针对时序电路特点的敏化路径选择规则，尤其是基于时间扩充的扩展敏化路径策略，可以避免敏化路径选择中的过多回溯。 在基于模拟的测试产生方法中，电路的初始化效率是一个很重要的问题。本文提出了基于同步时序电路存储元件输入引线逻辑定级和可控性排序的同步时序电路初始化策略。对电路中的触发器进行引导性赋值，并结合逻辑模拟的方法来检测同步时序电路是否可逻辑初始化以及给出初始化的引导序列，以便为基于模拟的时序电路测试产生提供一个较短的初始化序列。 在影响时序电路测试产生效率高低的一些因素中，不可测故障的影响是不可忽视的。文中也提出了基于可控性集合运算的识别时序电路部分不可测故障的方法。该方法可以很容易地识别时序电路中部分不可激活故障和不可传播故障，同时也可以识别时序电路中的部分无
刘蓬侠[7]2002年在《并行ATPG算法理论与原型系统设计技术研究》文中认为测试是超大规模集成电路(VLSI，Very Large Scale Integration Circuits)设计中不可缺少的重要环节。随着VLSI电路复杂性的增长，自动测试生成(ATPG，Automatic Test PatternGeneration)的时间开销已经成为VLSI电路设计的瓶颈之一。并行计算是解决这个问题的一种有效的可行办法。本文的研究内容正是面向非扫描同步时序电路的并行ATPG算法。 目前，制约并行ATPG算法实用化的关键原因是算法的可移植性。因此，我们首先提出了基于消息传递系统——并行虚拟机(PVM，Parallel Virtual Machine)的并行ATPG原型系统框架，并根据它构建了一个实验系统HappyTest。由于PVM良好的可移植性，使得基于这个框架开发的分布式存储并行算法基本能够避免针对不同体系结构的并行机而进行重复开发。 测试生成(TG，Test Generation)和故障模拟(FS，Fault Simulation)是构成ATPG系统的两个紧密相关的部分。由于目标任务不同，它们内在的并行性也不尽相同。在FS方面，本文深入研究了提高单机FS效率的方法。首先提出并实现了一个新的同步时序电路单机字级测试码并行FS算法，该算法与现有同类方法的不同在于，利用确定性G-F二值TG算法的每个故障测试序列之间的相对独立性，对测试码进行分解并动态组装，避免了对添加的同步序列的冗余模拟，效果较好。接着又开发了一个新的单机字级故障并行FS算法。该算法的创新在于扩充了现有的组合电路无扇出区划分方法，使之对时序电路适用，并把它与扇出源故障并行模拟和临界路径追踪方法相结合。实验表明，其效率比经典的字级故障并行FS算法有明显提高，且时间复杂性随电路规模增长曲线趋于平缓。在此基础上，深入研究了针对FS的测试码分解和故障分解两类并行策略。并设计了针对同步时序电路的基于单机字级故障并行FS算法的多机故障并行FS算法和基于确定性算法的多机测试码并行FS算法。从实验结果看，后者加速比明显高于前者，而前者的性能与近年国外发表的同类方法相当。 在TG方面，本文深入研究了基于故障分解、搜索空间分解和电路划分三种并行TG方法。首先，设计了一个用静态、动态相结合灵活控制故障划分方式以获得较好效果的故障并行TG算法。然后，提出了一个新的基于故障敏化模式分解的搜索空间并行TG算法。与国外同类方法相比，其优点是易实现，控制灵活，同步开销小，并行效果好。最后重点对电路并行方法进行了研究，提出了一种新的以触发器为核且消除大功能块之间反馈的宽度优先反向搜索同步时序电路划分方法。在此基础上，提出并设计了一个新颖的电路并行TG算法。该算法在获得一定加速比的前提下，可较大地缓解VLSI的ATPG对内存需求的矛盾。 在ATPG方面，本文认为TG和FS采用松耦合模式更利于并行ATPG算法在研发中快速融合各种并行策略且及时集成各种最新的串行TG和FS算法。较之紧耦合串行ATPG系统的并行化具有独特的优势。本文基于松耦合模式，以G-F二值TG算法和HOPE FS算法为基础，快速开发了一系列有效的并行ATPG算法，获得了良好效果。 国防科学技术大学研究生院学位论文 最后，我们对松耦合模式的并行ATPG算法进行了性能分析。分析表明，和传统的紧耦合模式的并行ATPG算法相比，松耦合模式的并行ATPG算法能够减少时间和存储开销。
金志刚[8]2006年在《Garfield芯片的可测性设计及测试生成》文中研究表明随着系统芯片(SOC)规模的不断增大,可测性设计(DFT)已经成为芯片设计中一个重要的组成部分;同时,系统芯片的复杂性也给可测性设计以及测试矢量生成带来了挑战。本课题主要是实现国家专用集成电路系统工程技术研究中心自主研发的系统芯片——Garfield的可测性设计及测试矢量生成。在简单论述了与Garfield芯片测试开发相关的内容后,本文阐述了Garfield芯片可测性设计的实现。芯片中的随机逻辑部分采用了扫描可测性设计。RTL级可测性设计主要考虑如何实现对电路中的时钟以及复位信号的控制;扫描链插入时主要解决扫描数据移位以及捕获时会出现的问题。完成全扫描可测性设计后,单固定故障测试覆盖率达到98.06%。针对全扫描设计对芯片性能和面积的影响,本文采用了一种针对具有层次化结构的设计的部分扫描单元选择方案,理论分析和实验结果都表明了选择方案的有效性。Garfield芯片完成部分扫描可测性设计后,在测试覆盖率(95.60%)满足要求的基础上可测性设计对芯片性能的影响显著降低(仅为1.80%)。嵌入式SRAM采用了内建自测试(BIST)可测性设计,BIST电路实现了用于SRAM测试的四种March算法,覆盖了SRAM中常见的故障。系统级可测性设计主要是将存储器BIST与ARM核的边界扫描测试相结合。完成可测性设计后,本文分别针对单固定故障、转换故障以及路径延迟故障对Garfield芯片的随机逻辑进行了测试矢量生成,测试覆盖率(分别为96.16%、92.26%和11.96%)达到了工程上的要求;静态和动态验证保证了测试矢量的正确性。论文最后对课题进行了总结,指出了尚需解决的几个问题,并对今后的研究工作进行了展望。
庞伟区[9]2008年在《数模混合信号芯片的测试与可测性设计研究》文中研究说明随着集成电路设计与加工技术的飞速发展,集成电路复杂程度不断提高,而其尺寸却在不断缩小,超大规模集成电路(VLSI)的测试已经成为一个越来越困难的问题,特别是进入深亚微米工艺以及超高集成度发展阶段以来,通过集成各种IP核,系统级芯片(SOC)的功能越来越强大,但也带来一系列设计和测试问题。测试和可测性设计的理论与技术已经成为VLSI领域中的一个重要研究方向,它们在理论和实践中都有十分突出的价值。本文从集成电路基本测试理论和测试方法开始,逐步深入地对系统级模数混合信号芯片的可测性进行研究。首先,对系统级芯片进行可测性分析,从基本的故障模型开始,对故障的分类、故障模拟、测试生成及其算法等方面进行初步的分析,然后对可测性设计进行深入的研究,包括扫描测试、边界扫描测试、内建自测试和IDDQ测试,并且使用FPGA芯片实现了一个BIST的例子,其包括测试向量发生器、被测内核和特征分析器。通过对被测内核注入故障,然后对正常电路和注入故障后的电路分别进行仿真来说明BIST的正确性和有效性。接着,对混合信号电路测试进行了专门的探讨,通过对模拟电路的仿真策略和混合信号的仿真策略进行比较来说明混合信号电路设计和仿真的困难性,并且对用来描述混合电路设计和仿真的VHDL-AMS语言进行介绍,指出用VHDL-AMS语言来设计的基本流程和VHDL-AMS中扩展的新概念,同时也介绍了混合信号测试总线1149.4标准在VLSI中的应用。本文最后介绍了DSP测试混合信号电路的原理,通过利用DSP测试DAC的具体方案来说明混合电路测试的方法,并且介绍了参与研发的基于DSP的集成电路及PCB板的智能测试仪器的软硬件设计。总之,具有低廉的测试成本、尽可能高的故障覆盖率和高度可靠的混合信号芯片的可测性设计方法将是系统级芯片进一步发展的要求。
朱丹[10]2010年在《基于时序等价性检查的电路软错误系统级可靠性分析方法研究》文中认为随着集成电路设计与制造工艺的飞速发展,空间辐射和噪声干扰等环境因素引发的软错误严重威胁设计可靠性。为了同时满足性能、功耗、面积以及可靠性等多种设计目标需求,通常只能对电路进行有选择性的软错误保护。软错误可靠性分析是决定有选择性保护效果的关键。电路系统级软错误可靠性分析在设计的早期展开,不仅可以获得更高的分析效率,而且能够更早地为容错设计提供指导,避免设计返工,是工业界和学术界共同关注的研究热点。已有的适用于数字电路系统级可靠性分析的方法主要有两类,即基于故障模拟的方法和基于形式化技术的方法。基于故障模拟的方法应用最广泛,但是,这类方法很难实现输入空间和故障空间的完全覆盖,是不完备的。基于形式化技术的方法虽然可以保证分析结果的完备性,但是已有的方法主要基于模型检验和定理证明,都需要较多的经验和专家支持,而且定理证明还需要手工干预。与其他的形式化验证技术相比,时序等价性检查具有原理简单、易于理解和使用的优点。因此,本文将时序等价性检查技术引入到系统级软错误可靠性分析领域,深入研究了基于时序等价性检查的电路软错误系统级可靠性分析理论和方法,取得了如下创新成果:1.提出一种基于错误传播模型和时序等价性检查的软错误敏感点筛选方法。该方法首先从电路中提取软错误的传播行为模型,然后基于该模型对故障电路与原电路进行等价性检查,识别对软错误敏感的时序单元。实验结果表明,提出的方法不仅可以精确筛选出电路中所有的软错误敏感点,还可以检测容错逻辑的有效性。2.首次证明了一般电路的软错误免疫力主要来源于对软错误部分免疫的结点;并证明了电路及其组件的可靠性不仅随电路的输入分布变化而变化,而且随时间动态变化。从而为研究能够充分利用电路自身免疫力有效指导软错误保护的可靠性分析新方法提供理论依据。3.提出一种运行时时序单元软错误可靠性排序方法和一种近似的时序单元软错误可靠性排序方法。其中,运行时可靠性排序方法能够根据输入分布和初始状态分布精确地离线预测电路中时序单元的运行时软错误可靠性排序。而近似的可靠性排序方法能够在输入分布未知的情况下,为工程师提供关于容错设计方面的初步指导。实验结果表明,两种方法都能够为电路的有选择性保护提供有效指导;且在相同的容错代价下,基于运行时方法的指导可以获得更高的可靠性;而近似的方法可以分析规模更大的电路。4.提出一种基于二维分解的高层时序等价性检查方法。二维是指空间维与时间维。首先利用切片技术对验证对象进行空间维分解,然后在对切片进行等价性检查的过程中动态插入逻辑割点,实现时间维分解。实验表明,该方法能够有效地缓解存储空间爆炸问题。5.设计实现了一个基于时序等价性检查的电路系统级软错误可靠性分析框架SEC-HSERA(Sequential Equivalence Checking based Hybrid Soft Error Reliability Analyzer)。该框架集成了本文提出的软错误敏感点筛选方法、运行时可靠性分析方法、近似的可靠性分析方法以及面向时序等价性检查的二维分解指导模块。将SEC-HSERA原型系统应用于32位嵌入式微处理器Estar2中译码器电路的软错误可靠性分析,并基于分析结果,对译码器的时序单元进行有选择性的软错误保护,最终以22.5%的功耗损失和0.59%的面积损失获得90.4%的错误覆盖率。
参考文献：
[1]. 基于寄存器传输级层次模型的测试生成研究[D]. 高燕. 中国科学院研究生院（计算技术研究所）. 2003
[2]. 同步时序电路故障模拟系统的设计与实现[D]. 陈思成. 中国科学院研究生院（计算技术研究所）. 1998
[3]. PCB级数字电路故障模拟实用化技术研究[D]. 楚丽娜. 北京邮电大学. 2006
[4]. 数字集成电路测试方法研究[D]. 刘煜坤. 哈尔滨理工大学. 2009
[5]. 集成电路寄存器传输级测试生成[D]. 尹志刚. 中国科学院研究生院（计算技术研究所）. 2003
[6]. 时序电路测试产生中一些关键技术的研究[D]. 王仲. 中国科学院研究生院（计算技术研究所）. 1998
[7]. 并行ATPG算法理论与原型系统设计技术研究[D]. 刘蓬侠. 国防科学技术大学. 2002
[8]. Garfield芯片的可测性设计及测试生成[D]. 金志刚. 东南大学. 2006
[9]. 数模混合信号芯片的测试与可测性设计研究[D]. 庞伟区. 湖南大学. 2008
[10]. 基于时序等价性检查的电路软错误系统级可靠性分析方法研究[D]. 朱丹. 国防科学技术大学. 2010
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