刘剑慰[1]2002年在《CMOS高速锁相环设计》文中进行了进一步梳理本文设计的锁相环路是基于相位控制技术的时钟恢复系统。目的是用锁相环电路—PLL和DLL(延迟锁相环)实现USB2.0收发器宏单元UTM的时钟恢复模块。其中PLL环路构成的时钟发生器将外部晶振的12MHz正弦信号生成60MHz、120MHz、480MHz等本地时钟信号。DLL环路依据本地时钟信号对外部数据信号进行时钟恢复。该模块能够支持USB2.0标准定义的高速480Mbit／s和全速12Mbit／s工作。 电路设计中针对深亚微米COMS电路的特点，综合考虑速度、功耗、面积等因素，选用适当的电路形式或其组合结构，以满足设计要求。生成高速，稳定的时钟信号是本课题的目标。高速信号处理所遇到的常见问题，如寄生参数，门电路延迟是设计难点。 设计中采用TSMC 0.25um CMOS工艺，用Smartspice进行设计仿真和优化。
江蓉[2]2007年在《CMOS高速锁相环的研究与设计》文中提出锁相环频率合成器现在日益广泛地应用于通讯、微处理器系统中，并且随着集成电路的发展以及SOC技术的出现，已经成为超大规模集成电路中不可或缺的模块。特别是无线通讯、高速处理器等领域，对锁相环电路的性能提出了越来越高的要求，锁相环电路工作在高速环境下已成为当前的一大挑战。本文在对锁相技术的发展历史和研究现状调查的基础上，从锁相系统的工作原理入手，分析了锁相环的数学模型，并以此为出发点对其跟踪性能、捕获性能等性能进行了研究，对环路的各项参数指标进行了详细的推导，得出了锁相环数理分析的普遍结论。本课题设计的锁相环主要是为了适应高频电环境，电路采用了当前的主流结构——数模混合结构的电荷泵锁相环。电路设计是基于0.35 umCMOS工艺，并通过Hspice仿真软件对所设计的电荷泵锁相环中各个模块及整个系统进行了仿真，模拟仿真结果显示，在3.3V电源电压下，频率为250MHZ的参考输入信号，输出中心频率为500MHZ，分频电路采用2分频，捕捉时间大约为1us，基本达到了设计要求。
王征晨, 王兴华, 仲顺安[3]2018年在《90nm CMOS工艺高速锁相环设计与优化》文中研究说明基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.
王兰, 胡刚毅, 张瑞涛, 胡云斌[4]2018年在《一种宽频带CMOS高速锁相环》文中指出基于55nm CMOS工艺,设计了一种宽频带高速锁相环(PLL)。PLL中的压控振荡器(VCO)采用8位开关电容阵列和变容管阵列,实现了对VCO振荡频率的调节和不同频段之间的切换。VCO采用分段式结构,实现了8.7~12.5GHz的宽频率范围。分段结构中,每个频段的频率增益K_(vco)较低,实现了良好的相位噪声性能。仿真结果表明,在1.2V电源电压下,该PLL的最高工作频率为12.5GHz,锁定时间为小于2.5μs,相位噪声为-106dBc·Hz~(-1)@1 MHz。
李通[5]2015年在《基于90nm工艺下高速锁相环的设计与研究》文中进行了进一步梳理无线通信系统的高速发展以及应用领域的不断扩大，使得作为核心模块之一的锁相环频率合成器日益成为电子工程师们不断研究的重点。锁相环系统的应用十分的广泛，从全球定位系统（GPS）到时钟恢复电路（CDR），再到无线接收机电路等等；不同的应用领域，对其性能的要求是不一样的，重要的一点就是其性能的好坏直接影响到通信系统的质量。因此，高速、低相位噪声、低电源抖动、低功耗以及低芯片面积等的锁相环频率合成器系统越来越得到工程师们的重视。文章讲述了基本的锁相环技术，主要包括锁相环电路系统的基本原理以及系统的性能指标等等。在此基础之上，又依据线性化系统理论，对基本的锁相环系统进行数学建模，分析其系统的稳定性以及各个模块噪声的传递函数。再利用MATLAB仿真软件，对系统模块的噪声进行仿真验证，为后续系统中各个模块的参数选取打下坚实且有力的基础。然后又通过服务器下的Cadence仿真软件，对系统模块中的非理想效应进行仿真验证以及整体系统电路的搭建，更为重要的是锁相环频率合成器系统芯片版图的设计与DRC、LVS以及天线效应等验证。本文采用CMOS TSMC90nm工艺，设计实现了一款中心频率为25GHz的高速锁相环频率合成器，其在中心频率处的相位噪声为-106dBc/Hz@1MHz，频率覆盖范围是24GHz—26GHz，即2GHz的带宽。最后，本文对高速锁相环系统的芯片面积进行优化，设计完成了系统的PCB板，并对芯片进行详细的测试验证，满足当初的设计要求，同时给出了芯片测试结果。
常迎辉, 付长英[6]2018年在《一种用于高速锁相环的小数分频器设计》文中进行了进一步梳理本文设计实现了一种用于高速锁相环的全数字小数分频器,采用TSMC 0.18μm CMOS工艺,对叁阶ΔΣ调制器进行了改进,可以实现8~255连续分频。仿真结果表明,小数分频器的最高工作频率可达5 GHz,改进后的结构能够在运算精度和功耗上达到平衡。
吴珺, 胡光锐[7]2003年在《一种用于高速锁相环的新型CMOS电荷泵电路》文中指出提出了一种适用于高速锁相环电路的新型CMOS电荷泵电路。该电路利用正反馈电路提高电荷泵的转换速度,利用高摆幅镜像电流电路提高输出电压的摆动幅度,消除了电压跳变现象。电路设计和H-SPICE仿真基于BL1.2μm工艺BSIM3、LEVEL=47的CMOS库,电源电压为2V,功耗为0.1mW。仿真结果表明,该电路可以很好地应用于高速锁相环电路。
应一帜, 范忠[8]2006年在《高速锁相环的核心部件压控振荡器的设计》文中认为提出了高速锁相环的核心部件压控振荡器(VCO)的一种设计方案,该VCO采用环路振荡器结构,主要由3级电流模驱动逻辑(CSL)反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度,较宽的线性范围以及高的工作频率。
俞宏[9]2005年在《高速锁相环集成电路芯片的设计》文中进行了进一步梳理本课题的目标是设计一个高速锁相环的集成电路芯片。 锁相环自1932年由De Bellescize提出至今，已经得到了广泛的应用与发展。随着半导体工艺技术的提高与成熟，锁相环电路已经以集成电路芯片的形式应用于诸多的产品中。随着科学技术的日新月异，特别是无线通讯、高速处理器等领域，对锁相环电路的性能提出了越来越高的要求，锁相环电路工作在高速环境下已成为当前的一大挑战。 本课题所设计的锁相环路适应高频工作环境，电路结构采用当前的主流结构——数模混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器结构，没有反馈回路，提高了工作频率，并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构也作了一定的改进，使得电荷注入、电荷分享等寄生效应得到了最大程度上的减缓。压控振荡器采用环路振荡器结构，易于集成而且功耗低。采用了电流驱动逻辑(CSL)结构作为延时单元的压控振荡器具有良好的线性度、较宽的线性范围以及高的工作频率。分频器采用真正的单相时钟TSPC逻辑，可以工作在GHz数量级的频率下。 本设计是采用华润—华晶半导体有限公司CSMC的0.6μm准双阱(twin well)、双层多晶硅(double poly)、双层金属(double metal)的DPDM 5伏标准CMOS工艺实现。利用Cadence的Spectre仿真器进行电路的仿真，Virtuoso平台进行了版图的绘制与验证。6MHz的晶振输入信号，环路最高输出频率为144MHz，分频电路采用了24分频。芯片共有28个管脚(PAD)，包括PAD的面积为2.0mm×2.0mm=4.0mm~2，CPPLL的核心面积为450μm×450μm。
庞遵林, 郭锐[10]2015年在《一种用于高速锁相环的整数分频器设计》文中研究指明根据IEEE 802.3ae XAUI协议中锁相环的设计指标,基于65 nm CMOS工艺,设计实现了一种高速可编程整数分频器。采用高性能D型触发器对压控振荡器输出时钟进行预分频,分频器由4/5双模预分频器、2 Bit和5 Bit计数器组成,可实现8~131的连续分频比。仿真结果表明,在1 V供电条件下,分频器最高工作频率可达4.375 GHz,消耗电流<0.4 m A。
参考文献：
[1]. CMOS高速锁相环设计[D]. 刘剑慰. 南京航空航天大学. 2002
[2]. CMOS高速锁相环的研究与设计[D]. 江蓉. 暨南大学. 2007
[3]. 90nm CMOS工艺高速锁相环设计与优化[J]. 王征晨, 王兴华, 仲顺安. 北京理工大学学报. 2018
[4]. 一种宽频带CMOS高速锁相环[J]. 王兰, 胡刚毅, 张瑞涛, 胡云斌. 微电子学. 2018
[5]. 基于90nm工艺下高速锁相环的设计与研究[D]. 李通. 北京理工大学. 2015
[6]. 一种用于高速锁相环的小数分频器设计[J]. 常迎辉, 付长英. 中国集成电路. 2018
[7]. 一种用于高速锁相环的新型CMOS电荷泵电路[J]. 吴珺, 胡光锐. 微电子学. 2003
[8]. 高速锁相环的核心部件压控振荡器的设计[J]. 应一帜, 范忠. 重庆邮电学院学报(自然科学版). 2006
[9]. 高速锁相环集成电路芯片的设计[D]. 俞宏. 浙江大学. 2005
[10]. 一种用于高速锁相环的整数分频器设计[J]. 庞遵林, 郭锐. 电子科技. 2015