陆思安[1]2003年在《可复用IP核以及系统芯片SOC的测试结构研究》文中研究表明随着集成电路制造技术的快速发展，系统芯片SOC逐渐成为现实。SOC将一个完整的系统集成在单个芯片上，从而缩小了系统的体积；SOC减少了SOB系统中芯片与芯片之间互连延时，从而提高了系统的性能；SOC采用基于核的设计方法，从而缩短了设计周期，降低了芯片成本。但SOC设计也遇到诸多挑战，测试复用就是其中的挑战之一。本文从测试复用的角度，系统地研究了可复用IP核以及系统芯片SOC的测试结构。 测试复用的第一个问题就是可复用IP核测试结构设计问题。常用核测试结构就是在IP核输入输出端口上添加测试环。本文在详细分析两种典型的测试环结构即IEEE P1500测试环和飞利浦的TestShell测试环的基础上提出了一种叁态测试环结构。该结构允许共用同一条测试总线的IP核直接连接到测试总线上，从而保证测试数据可以在单个测试时钟周期内从核的测试激励源传送到IP核输入端口或从IP核输出端口传送到响应分析器。 测试环结构的关键是测试环单元设计。本文在详细分析两种典型测试环单元结构基础上，提出一种改进的测试环单元结构。它在传统的P1500测试环单元的基础上添加一个多路器，这不仅实现了对测试环单元的功能数据路径测试，而且解决了测试环扫描链在扫描移位过程中的安全移位问题，同时还可以大大降低扫描移位过程中产生的动态测试功耗。 测试复用的第二个问题就是SOC测试结构设计问题。SOC测试结构主要包括用于传送片上测试数据的测试访问机制TAM以及实现对片上核测试控制的芯片级测试控制器设计。当前应用最为广泛的是采用基于测试总线的TAM策略。本文详细分析了测试总线的原理，并给出基于测试总线的通用芯片测试结构。 在SOC中核的数目一般有十几个甚至几十个。为了实现对片上如此之多的IP核进行有序测试，需要进行测试调度。同时还需要设计一个芯片级测试控制器来控制整个芯片的测试。本文首次将测试调度问题与芯片级测试控制器设计问题结合起来，提出了一种能够灵活实现各种测试调度结果的芯片级测试控制器设计。 系统芯片SOC设计是一件非常复杂的事情。当前国内在芯片设计中IP核复用程度非常有限。本文针对这种情况提出了一种简单的芯片测试结构，该结构采用基于测试总线的TAM，并在模块设计过程中就考虑芯片测试问题，从而简化了芯片测试控制器的设计。 为了尽可能减少SOC总测试时间，降低测试费用，需要进行测试调度。测试调度是一个典型的NP问题。本文讨论了测试调度的线性规划模型，并给出了基于遗传算法的测试调度算法。
魏岩[2]2009年在《SOC中可复用IP核的测试技术与应用》文中认为随着半导体工艺的进展和设计水平的提高,芯片(IC)设计业己进入了系统级芯片(SOC)时代。单个芯片上集成了更多数量的晶体管,能够完成更加复杂的功能。另外由于日益紧迫的市场要求,芯片的设计周期变得很短,大量地运用预先设计好的标准知识产权(IP)核来构建SOC芯片的方法逐渐成为主流。所以,当前SOC芯片的两个显着特点是规模巨大和大量的嵌入式IP核。但是如此大规模的芯片其制造故障也会随之提高,这就对芯片测试提出了更高的要求,不仅需要更加精准的时序控制,还需要花费更长的芯片测试时间,这都会导致测试成本的提高。当前SOC芯片内部大量地采用IP核,由于IP核的使用、授权、保护等限制措施也会给测试带来更多的挑战,使得SOC中复用IP核的测试成为限制IC设计发展的瓶颈问题,因此对此问题的研究具有重要的理论价值和实际意义。本文在深入研究嵌入式芯核测试(IEEEstd1500)标准的基础上,设计并实现了嵌入式芯核复用的测试系统,该系统包括硬件系统和软件系统:硬件系统围绕IEEEstd1500标准规定的测试结构而展开,包括测试壳(Wrappper)模块和测试控制器(TAP)模块的设计;软件系统以Std1500TAM测试策略为核心展开,包括测试向量的生成、测试信息的提取策略。此外还基于FPGA试验平台应用Std1500TAM测试策略,设计了测试仿真模型,以公认的基准测试电路ITC’02为测试对象进行测试。从仿真和实际测试的结果来看:测试方法正确,测试系统的软硬件设计达到了预定的设计目标,各项指标基本符合嵌入式核测试复用的各项要求。只要加以改进,就可以达到实用化的程度。
李跃峰[3]2008年在《基于Verilog HDL的SPI可复用IP核的设计与实现》文中提出SPI(Serial Peripheral Interface,串行外围接口)是Motorola公司提出的外围接口协议,它采用一个串行、同步、全双工的通信方式,解决了微处理器(或者微控制器,嵌入式微处理器)和外设之间的串行通信问题,并且可以和多个外设进行直接通信,具有配置灵活,结构简单等优点。Wishbone总线是Silicore公司推出的片上总线协议,它的结构极其简单、灵活,又完全公开、完全免费,获得众多支持。随着SOC(System On Chip,片上系统)的发展,其设计中需要可复用的IP(Intellectual Property,知识产权)核,因此本文主要内容是用Verilog HDL语言对基于Wishbone片上总线的SPI接口电路进行RTL(Register Transfer Level,寄存器传输级)描述,并在EDA(Electronic Design Automatical,电子设计自动化)平台上对其进行功能的验证和仿真,以此来讨论可复用技术在现代集成电路设计中的应用,并设计面向SOC,便于SOC调用的具有可复用性和实用性的SPI IP核,从而实现SOC通过SPI接口与外围设备的通信。在设计中,本文将程序层次化,完成了spi_master和spi_slave的设计,并且编写了测试程序testbench,检测串并转换之后wishbone_master与spi_slave之间数据传输的正确性,通过软件仿真,来验证其功能的正确性。最终本设计达到预期目标和SPI通信要求,spi_master可以作为一个独立的可重复使用的IP核,被SOC调用。之后,本文还将从功能、速度、面积、成本等方面对本次设计进行分析,以此总结集成电路设计中获得的经验。
李利利[4]2015年在《基于Verilog HDL的SPI协议可复用IP软核的设计与验证》文中提出随着集成电路技术的高速发展,SOC技术已经越来越多的得到关注和应用,尤其是片上总线技术和IP技术的出现使其逐渐成为IC设计的主流技术。但是目前SOC的发展也面临巨大挑战,主要是IP复用技术和IP互连技术,因此研究IP复用技术对于SOC发展具有重要意义。SPI是Motorola公司开发的一种同步、高速、全双工的通信总线,因其信号线少、结构简单等特点被越来越多的芯片集成为通信总线。基于此,本文设计了两种可复用、可配置的SPI协议IP软核,为SOC设计中的IP互连提供灵活的SPI接口,这完全满足SOC技术的发展要求和发展方向,对于业界和SPI的推广应用都具有极高的意义和实用价值。论文采用自顶向下的设计思路设计了两种可复用的SPI协议IP软核。其中基于微控制器的SPI协议IP软核的设计主要关注SPI主机功能,制定了设计目标,使其可与8个从机通信,同时能设置通信速率和选择传输模式,并将接收逻辑和发送逻辑分开,为发送和接收数据设计了双缓冲机制。根据设计目标划分了子模块并给出了完整的模块问互连框图,说明了寄存器设置,论述了关键子模块的Verilog HDL实现过程,包括设计思路分析,微控制器接口模块、时钟逻辑模块以及发送和接收逻辑模块的Verilog代码设计和其中关键问题的解决方法。之后设计了一种基于Wishbone总线的SPI协议IP软核。该IP软核通过参数化的方法实现设备数量为4、8、16时多设备间的通信,并自主决定设备的主从身份,通过设置对从机控制的优先级别仲裁多主设备对同一从机的控制权。同时能灵活设置通信模式和通信速率。分析以上设计目标并划分了功能子模块,说明了寄存器的设置过程,最后详细阐述了关键子模块的Verilog HDL实现过程,包括整体的设计思路和Wishbone总线接口模块、时钟逻辑模块以及内部控制寄存器模块的功能分析和Verilog代码设计。在完成设计的基础上,采用业界认可的仿真软件Modelsim和QuartusⅡ对设计的两种IP软核分别进行了RTL级功能和时序仿真验证,结果表明两种SPI协议IP软核设计正确,所有功能都达到预期的目标,仿真验证顺利通过。
贺春芝[5]2012年在《可复用接口IP核的设计与应用》文中进行了进一步梳理随着SoC设计技术的发展，IP核复用成为SoC设计的主要发展趋势，也是SoC产品抢占市场强有力的保障。但目前的IP核发展速度却跟不上市场需求，这其中的主要原因是高质量可复用的IP核太少，国内的IP核设计技术欠缺，大多靠进口。根据CSIP对IP核市场调查显示接口IP核是所有类型IP核中需求量最大的一种。所以根据对现有IP核的调查研究和所参与的项目研究，开展了高性能可复用的接口IP核的设计研究。本文在对IP核的可复用设计方法进行研究的基础上，设计了一款高性能的可复用的接口IP核——UART。在实现UART的可复用设计中采用了：IP核的参数化设计方法；规范的Verilog编码方式进行RTL编码；采用同步设计和消除亚稳态方法增加设计的可靠性；遵循可复用接口设计标准，采用Wishbone总线接口设计，易于集成到SoC。在UART的功能设计中，除了具备传统UART的功能外，进行了如下改进和设计：摒弃传统小容量的同步FIFO缓冲模块采用256字节大容量的异步FIFO设计提高传输速率；成功设计了一款自适应波特率发生器，从而无需提前设定分频因子得到波特率时钟，避免了采用PLL带来的面积消耗问题，所设计的波特率发生器可以根据接收数据自适应产生所需的波特率时钟；对UART进行了功耗分析，提出了一种功耗管理模型，成功设计了一个功耗管理模块，有效减少了UART的不必要的功耗浪费。最后按照IP核的设计流程，完成了UART的所有模块的设计之后对其进行了验证和综合优化。用TCL语言编写面积和时序等约束脚本文件，用DC进行逻辑综合，并调用了PrimePower、Novas Verid等工具，对其进行功耗分析优化，力求达到最佳性能。对UART的验证包括用ModelSim进行功能仿真验证，用VCS进行门级仿真，用Formality进行等效性验证，以及用PrimeTime进行时序验证。
赵尔宁[6]2005年在《基于SoC的可复用IP软核设计方法的研究》文中研究表明半导体工艺和EDA技术的发展使片上系统SoC的设计成为可能。随着SoC规模的扩大和复杂程度的不断提高,基于可复用IP核的系统集成技术成为当今大规模集成电路设计的重要方法。可复用IP软核的设计应遵照规范的IP软核设计流程及设计规划:用硬件描述语言对电路进行RTL建模;由EDA工具对RTL模型进行综合;再用EDA工具对设计进行仿真测试,对其功能和时序进行验证;最后将所设计的IP软核在FPGA中固化并进行其功能和性能的上电验证。 论文叙述了可复用IP软核的总体设计,提出IP软核规范化设计的具体方法;针对ActelFGPA的EDA工具总结了面向综合的VHDL语言的编码风格;针对IP软核的测试、验证提出了面向测试、验证的IP软核设计方法—BIST内建自测试方法。在深入研究可复用IP软核设计方法的基础上,结合开发团队实际需要,设计了常用的两款曼彻斯特编译码器IP软核。 论文还介绍了应用IP软核集成技术的“数字声波井下仪检测面板”的设计与实现。将该设备作为IP软核的验证平台,使IP软核的验证和实际应用有机结合,产生了良好的效果。最后论文通过“阵列感应井下仪”平台验证了IP软核的可复用性。
李加元, 成立, 王振宇, 李华乐, 贺星[7]2006年在《系统芯片设计中的可复用IP技术》文中进行了进一步梳理可复用IP技术是系统芯片(SOC)设计业的关键技术之一,IP复用能够提高SOC的设计效率,缩短生产周期。鉴于此,论述了IP的基本概念与分类、IP模块的设计和基于IP复用技术的SOC设计过程,并讨论了IP设计与应用中的一些要点,如IP模块的接口、IP的产权保护和IP的选用等。
宋廷强, 刘川来, 李思昆, 胡乃平[8]2003年在《SoC设计中的IP核复用技术研究》文中进行了进一步梳理论述了系统集成芯片设计中 IP核复用的设计方法。以 Estar1嵌入式微处理器设计为例 ,讨论了 IP软核设计复用技术的应用方法及特点 ,并针对 Estar1中 IP核选择与实现进行了说明。
赵现伟[9]2009年在《低压CMOS运放的可复用设计》文中研究指明目前片上系统(SoC)大多是采用深亚微米工艺设计的。基于缩短IC设计周期的考虑,特别在数字电路系统设计中,IP设计复用(reuse)技术得到广泛的重视和发展,但对于模拟IP的设计复用技术的研究和应用则相对落后,迫切需要开展针对模拟IP的设计复用技术研究。同时随着便携式电子产品的普及,低电压设计已成为电路系统工作的基本要求。本论文设计工作来源于西安电子科技大学电路设计研究所的科研项目“模拟IP设计复用和验证技术研究”,以模拟集成电路中最基本和最重要的单元——运算放大器作为研究对象,对其在片上系统设计中的可复用和低电压设计进行深入研究。首先详细介绍了IP设计复用的重要性以及模拟IP复用的发展局限,其次针对低电压CMOS运算放大器的可复用设计要求,分别讨论并设计实现了低压运算放大器的电路设计和版图设计。基于台积电TSMC0.6umCMOS工艺,利用Cadence、Hspice等EDA工具,对所设计的低压可复用运算放大器进行了仿真验证。仿真结果表明,该运放的性能指标优良,电源电压工作范围可达5~2.5V。典型情况下,开环增益为102dB,增益带宽为6.25MHz,相位裕度88.77度,电源电压抑制比80dB,共模抑制比为72dB,可满足大多数数模混合电路及片上系统内的应用要求。本设计已成功应用于XDM02项目中,流片结果表明该低压运放工作正常。
李宁[10]2008年在《8位CPU软核设计与应用研究》文中提出随着集成电路制造工艺的发展,芯片设计已进入SoC阶段,即可以把一个完整的应用系统集成到单个芯片中,使得设计复杂性大为提高,由此也产生了新的设计方法学。SoC设计涉及多方面的学科领域,如计算机体系结构、嵌入式软件、IP设计复用等。由于SoC设计是基于IP复用的设计,IP核的设计和使用方法显得尤为重要,设计时要着重考虑IP的可复用性和设计标准化。8位单片机具有简单、高效、可靠等特点,因此自诞生以来,就一直在工控、通信等领域被广泛使用。单片机的结构、速度、功耗等在20多年间也有了较大的改进,指令集也有了很大的发展,出现了基于RISC指令集的单片机,简化了内部硬件指令译码的过程。以8位单片机为原型的8位CPU IP核也在SoC中有着广泛的应用前景,对于简单或不需进行复杂运算的SoC,8位CPU的IP核可以作为主运算和控制单元,完成数据的传输和运算;而对于复杂的SoC,8位CPU的IP核可作为数据传输、模块通信控制等应用。本文选择以8位CPU软核的设计和应用为对象,研究了IP核设计以及SoC设计的基本理论与方法。论文的研究是基于项目80C51软核的设计与应用研究,该软核与MCS-51指令集兼容。项目进程中对该软核进行了改进和完善的验证。类似于单片机最小系统,作为软核的应用建立了片上心率系统,系统的开发涉及软件、硬件和验证等多个方面,具备了SoC开发的基本特点。该片上系统已经过FPGA平台验证并采用IBM 0.18um工艺流片。本文首先介绍了SoC中的架构设计,概述了SoC中的软硬件结构,包括处理器、片上总线等等。然后结合ASIC设计方法对RTL设计、逻辑综合方法进行了较为深入的研究,同时对CPU的设计方法进行了一定的研究。最后通过研究生阶段的项目80C51软核的设计及应用说明了IC设计的流程及8位CPU软核的设计与应用。本论文的主要研究结果为:1、深入研究了当前IC前端设计的方法,包括RTL设计、逻辑综合和验证等。2、研究了8位CPU软核的设计方法。3、详细研究了80C51软核设计改进方法和验证方法4、详细研究了片上心率系统的设计和验证方法。
参考文献：
[1]. 可复用IP核以及系统芯片SOC的测试结构研究[D]. 陆思安. 浙江大学. 2003
[2]. SOC中可复用IP核的测试技术与应用[D]. 魏岩. 哈尔滨理工大学. 2009
[3]. 基于Verilog HDL的SPI可复用IP核的设计与实现[D]. 李跃峰. 西南交通大学. 2008
[4]. 基于Verilog HDL的SPI协议可复用IP软核的设计与验证[D]. 李利利. 兰州大学. 2015
[5]. 可复用接口IP核的设计与应用[D]. 贺春芝. 宁波大学. 2012
[6]. 基于SoC的可复用IP软核设计方法的研究[D]. 赵尔宁. 中国人民解放军信息工程大学. 2005
[7]. 系统芯片设计中的可复用IP技术[J]. 李加元, 成立, 王振宇, 李华乐, 贺星. 半导体技术. 2006
[8]. SoC设计中的IP核复用技术研究[J]. 宋廷强, 刘川来, 李思昆, 胡乃平. 青岛科技大学学报(自然科学版). 2003
[9]. 低压CMOS运放的可复用设计[D]. 赵现伟. 西安电子科技大学. 2009
[10]. 8位CPU软核设计与应用研究[D]. 李宁. 北京交通大学. 2008
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