郑丹丹[1]2009年在《嵌入式CPU的纳米尺度SRAM设计研究》文中提出静态随机存储器SRAM作为嵌入式IP应用的一类最主要的高速缓存,已经成为当前数字集成电路领域的一大研究热点。随着集成电路设计进入纳米时代,工艺的进步对嵌入式SRAM的设计提出了新的挑战。本文围绕应用于32位嵌入式CPU的高性能低功耗SRAM设计展开了以下方面的研究:1.针对亚100纳米工艺下参数的随机变化引起器件失配而影响SRAM稳定性的问题,本文采用蒙特卡罗模拟方法,调用SPICE模型分别对读、写、保持模式下的SRAM进行失效统计分析,为纳米尺度的SRAM设计提供了参考依据。2.与传统费时、高成本的全定制设计方法不同,本文提出了一种全定制和半定制相结合的SRAM设计方法,对其中时序要求、电性能要求比较高的模块采用自底向上的全定制方法设计,对数字逻辑模块采用自顶向下的半定制方法设计。这种方法的设计周期短,开发成本低,而且扩展性好、工艺可移植性强。3.完成了一系列90nm工艺下自主嵌入式CPU的片上SRAM设计,建立了一个适用于纳米工艺的设计流程。率先在国内实现了纳米工艺的SRAM定制设计,为65nm及以下工艺的SRAM设计奠定了坚实的基础。4.本文深入分析了嵌入式存储器在系统级的同步时序问题,提出了一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法。该方法在不改变电路结构的基础上,采用惯性权重线性递减的自适应PSO算法调整存储器的有用时钟偏差,并通过迭代不断优化组合逻辑的延时,从而减小时钟周期。应用该算法对嵌入式CPU进行优化计算,系统性能得到了明显改善。
杨清宝[2]2007年在《嵌入式SRAM的高速、低功耗设计及优化》文中提出随着微电子工艺技术水平的不断提高,嵌入式SRAM呈现出更高集成度、更快速及更低功耗的发展趋势。近年来,集成SRAM的各种系统芯片己屡见不鲜,它们在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。本文主要针对嵌入式同步双口512X28bit静态存储器的设计进行了详细的阐述。文章结合存储单元静态噪声容限(SNM)及软误差率(SER)的分析,对静态八管单元进行了优化设计,在保证缩小芯片面积(存储单元的尺寸为:5.87×6.54um2)的同时提高了存储单元的工作稳定性(SNM8T=530mv)。设计存储器每一部分电路的时候,都仔细考虑了如何降低芯片功耗和提高工作速度。如用叁级灵敏放大器来提高数据读出的速度,读写速度可达到2.96ns。为了减小阵列中存储单元间的串扰问题,提高芯片的可靠性,在存储阵列版图设计时,采用了字线“错序译码”结构和位线“间隔译码”结构。设计中还采用了仲裁逻辑电路判断双口的存储优先权,芯片采用0.18um CMOS硅栅双阱制造工艺,芯片尺寸为:746.36×966.74um2。SRAM的字长为28bit。
顾明[3]2006年在《嵌入式SRAM性能模型与优化》文中研究表明随着半导体制造工艺和集成电路设计能力的不断进步,人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上,这就是系统级芯片(System-on-Chip,SoC)。随着数据吞吐量不断上升以及系统低功耗要求,系统级芯片对存储器的需求越来越大。据预测,到2010年,约90%的硅片面积将被具有不同功能的存储器所占据,嵌入式存储器将成为支配整个系统的决定性因素。嵌入式静态随机存储器(Static Random Access Memory,SRAM)以其低功耗、高速的优点而成为嵌入式存储器中不可或缺的重要组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。本文针对嵌入式SRAM性能模型、结构优化和存储单元尺寸优化进行了深入研究。首先针对嵌入式SRAM结构,采用多元线性回归方法分析SRAM宏单元性能指标,采用解析方法分析控制电路延时,结合以上这两种方法建立嵌入式SRAM性能混合模型,该模型清晰划分两种建模方法的各自适用范围,提高了模型精度;其次以该混合模型为基础建立存储体性能目标函数,采用仿生优化算法—蚂蚁算法优化嵌入式SRAM结构,使之达到最优设计;最后综合考虑面积、功耗、速度以及可靠性等因素,建立静态6-T存储单元面积、功耗、延时以及静态噪声容限方程,分析了“读破坏”和“写破坏”的晶体管尺寸约束,优化了6-T存储单元尺寸,提高了嵌入式SRAM性能。为了在实际芯片系统中实现嵌入式SRAM设计以及验证本文提出的优化方法,本文以Garfield20系统芯片1为实验平台,该芯片内嵌A720T嵌入式微处理器和片上存储器(Scratch-Pad memory,SPM),其中A720T处理器以ARM7TDMI为内核,集成8K byte高速缓存(Cache)。本文以该芯片中的SPM和Cache为设计优化对象,分别采用编译器方法和全定制设计方法设计SPM和Cache中SRAM单元,芯片测试结果表明存储器功能正确可靠,提高了系统执行指令的速度;采用结构优化方法优化SPM结构,实验数据表明优化后的SPM动态功耗降低了25%,而面积和延时仅仅增大了8%和2%(系统要求功耗优先)。6-T存储单元尺寸优化技术应用于Cache存储体的优化,实验数据表明优化后的A720T面积降低了12%,功耗降低了10%。
庞理[4]2015年在《基于冗余共享的嵌入式SRAM的内建自测试修复及失效分析》文中认为如今,半导体集成技术已经在最新的电子设备中得到广泛的应用,其中,嵌入式存储器在芯片中占有绝对地位。嵌入式存储器占芯片的面积比例越来越大,而且对于芯片性能的影响也越来越突出,这成为芯片发展的一个显着特点。然而,由于其结构密度大并且工艺复杂程度高,所以在晶圆测试过程中会发现很多芯片未通过测试,其主要原因就是芯片中的嵌入式存储器发生了故障,从而导致整个晶圆的良率都比较低,此现象成为影响芯片良率的一个至关重要的因素。在测试中,测试成本也是一个关键的因素,减少测试成本的目的就是帮助降低芯片的生产成本。甚至在优化的条件下,测试成本有时也能占到芯片总体成本的40%左右。为了改善整个晶圆的良率、提高嵌入式存储器的可靠度以及控制嵌入式存储器的测试成本,在测试过程中对存在故障的嵌入式存储器进行有效的修复就显得非常重要而且具有很大的市场应用价值,因此值得深入研究。首先,论文从SoC中嵌入式SRAM存储器的测试发展历程出发,对可测性设计中的存储器内建自测试(MBIST)的电路结构和运行原理作了深入的研究。分析了嵌入式SRAM存储器测试的叁种方法的特点,重点研究了嵌入式SRAM存储器的内建自测试方法并且分析了嵌入式SRAM存储器测试中常见的故障类型和测试算法。内建自测试方法不仅很好的解决了嵌入式SRAM存储器的测试问题,而且大大提高了测试效率,减少了测试时间和测试成本。在阐述嵌入式SRAM存储器内建自测试的基础上,对于发现的故障,引入了传统修复技术。针对于传统修复技术耗费过多芯片面积的问题,提出了传统修复技术的优化方法,并且对于具体的优化过程做了深入分析,重点探究了优化后的全局冗余修复技术的基本结构以及实现过程。此外,我们在实际的ATE(自动测试机)测试平台中搭建了整体的测试流程,测试程序经过调试后,进行晶圆的在线测试。通过分析和总结测试结果可以发现,经过嵌入式SRAM存储器的内建自测试和冗余修复,将良率提高3%~4%,减少了芯片的损失,达到了预期的目标,同时也验证了整个测试流程和解决方案的可行性以及正确性。最后,我们将测试程序进行了优化,提出了叁种测试程序的优化方法。对于经过内建自测试和修复流程后仍然失效的芯片,在测试程序的最后我们增加了可以进行后续失效分析的测试流程。结果表明,整体测试流程和解决方案实现了晶圆良率的提高、测试时间的减少并且可以对嵌入式SRAM存储器进行很好的失效分析,方法行之有效,为嵌入式存储器的内建自测试和全局冗余修复技术的发展提供了技术支撑,具有广阔的应用前景。
龚才[5]2014年在《嵌入式SRAM编译器时序功耗模型的建立与验证》文中研究表明嵌入式存储器作为SoC系统中的重要组成部分,其在SoC中的作用日益增加。首先,SoC芯片数据通道的关键路径上存在一些SRAM,使芯片的速度受到SRAM的访问速度的直接制约；其次,SRAM的功耗占据SoC芯片整体功耗的比重逐渐增加,它由SRAM存储容量和读写速度的增加造成的；再次,芯片的面积和成本受到SRAM集成度的影响,而这可以通过使用高水平的设计技术和先进的物理实现技术降低影响；总体来讲就是SoC各性能的发展瓶颈是SoC中SRAM造成的,如速度(频率)、功耗和面积。所以制作位于关键路径上的SRAM对实现SoC芯片整体性能的提高,功耗以及成本的降低非常有利,这些SRAM具有高速、低功耗、高密度等特性。当今半导体行业通常利用全定制和SRAM编译器两种设计方法产生需要的存储器。本文采用SRAM编译器快速生成用户群体各自所需的SRAM IP核,采用了确保SRAM稳定性和高性能等的全定制设计方法。用户能够从产生的Datasheet文件中用户可以直接读取SRAM的性能参数,包括时序和功耗等,其中Datasheet文件中的数据来源于Lib库中参数模型解析的结果,对SRAM的性能参数我们通过建立模型的方法表明。常用建模方案有解析模型法和统计模型法。目前的编译器普遍还存在的问题是设计周期长,对具体SRAM电路结构的依赖程度比较高,开发过程中的重复性投入,设计效率低下。本文基于SRAM的研究分析的基础上,对编译器设计中涉及到的参数模型重新整理分析,针对不同容量的SRAM分别提出了新的时序、功耗模型方案。首先,针对大容量SRAM字线负载过大的问题使用了分等级字线译码结构技术,使工作的字线上负载大幅度的降低；其次,对于那些容量大于32KB的SRAM利用分模块译码技术,使每次只有一个模块处于工作状态,更有利于提高SRAM的性能和降低功耗；再次,建立了不同容量SRAM的时序功耗模型；最后,制作了SRAM编译器的Lib、Datasheet等模板文件,并对其进行验证。采用上述方案可以从提高SRAM编译器的通用性及灵活性,从下面几个方面能很好的进行说明：一、自主选择架构,根据用户的要求实现最优SRAM架构的选择,以平衡面积、延时、功耗的要求；二、通用性强,只要提供相应的模板文件及特定工艺的单元库,就可编译生成任何类型的存储器；叁、较好的时序及功耗计算方法,能够基于选择的SRAM结构合理的选择Lib库文件中的参数模型。
周清军[6]2008年在《嵌入式SRAM的优化设计方法与测试技术研究》文中提出嵌入式存储器是集成电路IC(Integrated Circiut)的重要组成部分,其在片上系统SOC(System on Chip)中的数量和面积都在稳定地增加。嵌入式随机存储器RAM(Random Access Memory)通常是SOC中密度最大的模块之一,在制造过程中很容易产生缺陷,从而降低了SOC的成品率。降低嵌入式存储器的功耗可降低整个SOC的功耗。本文深入地研究了嵌入式静态随机存储器SRAM(Static RAM)的高成品率及低功耗优化方法,并讨论了嵌入式SRAM的测试技术。主要的主要研究工作和成果如下:1.论文首先分析了芯片制造过程中的缺陷类型,由此产生的电气性能的变化,抽象出了芯片故障模型。研究了芯片测试的分类问题和测试成本的计算。讨论了常用的可测性设计方法及SOC测试对测试人员和设计人员的挑战。2.为了提高SOC的成品率,增加冗余逻辑来代替SRAM的错误单元,使用电熔丝盒E-fuse box(Electric-fuse box)保存错误单元的地址。只需执行一次存储器内建自测试MBIST(Memory Built-in Self Test),并将错误单元的地址永久保存在E-fuse box中,避免了每次上电均需MBIST测试以检测错误单元的地址,节省了测试时间。利用二项分布计算最大概率缺陷字数Km,并把Km设为存储器的缺陷字数,求出了最佳冗余逻辑及fuse数目。去掉了写SRAM时的MUX硬件选择,即数据同时写入SRAM的错误单元和冗余逻辑,当外部输入地址与E-fuse box中的错误单元地址匹配时,只有冗余逻辑中的数据被读出,大大节省了硬件资源。3.讨论了常用的动态功耗和静态功耗优化技术,分析了静态功耗及动态功耗的估算方法。以前的功耗计算仅仅考虑正常功能模式下的功耗,随着SOC越来越复杂,测试模式下的功耗对总功耗的贡献越来越大,如何有效降低测试模式下的功耗已经成为低功耗设计的重要内容。本文提出了一种嵌入式SRAM的低功耗优化方法:增加隔离逻辑及电源开启/关闭状态以降低测试模式下的功耗。增加隔离逻辑使电路的悬空端强行进入低电压状态,子模块电路只有漏电流存在。引入多种测试模式,并引入子模块的概念。根据各种模式的实际需要将相应子模块的电源打开或关闭(Power on/off),降低了SOC的整体功耗.4.增加冗余逻辑后存储器总体面积变大,每个晶圆上所能容纳的SOC芯片数目将会减少,从而影响集成电路的成品率。为了能更客观地反映成品率的变化,引入成品率边界因子B,并进一步确定了冗余逻辑经济性的边界是B=1。讨论了BIST的基本结构,着重讨论了IEEE P1500测试环结构及测试语言。分析了MBIST结构及常用的MBIST测试算法,详细地分析了March算法。5.从实际项目出发,将优化的SRAM64K×32应用到SOC中,设计了SOC的总体构架,较详细地讨论了验证技术。重点介绍了利用Onespin工具进行模型检查的方法。在功能模式和各种测试模式下,数量有限的Pad如何进行复用以节省资源,在Pad控制逻辑设计中给出了实例。具有自检查功能的测试平台(Testbench)可以避免繁琐的人工检查,大大提高验证的效率。本文分析了嵌入式SRAM64K×32的可测性DFT(Design for Test)结构,基本时序以及Testbench代码;给出了使用TOPS工具进行测试向量转换(Pattern Conversion)的流程及相关脚本;讨论了用ModelSim进行测试向量再仿真(Pattern Resimulation)的C Shell脚本;用DC工具进行了逻辑综合,并用Astro工具设计了物理版图。6.设计了整个SOC的测试结构,较详细地讨论了各种测试模式的实现方式。该SOC采用90nm CMOS工艺技术成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW。测试了一个直径为300毫米晶圆上的所有2061个SOC芯片,每个芯片包含一个优化的SRAM64K×32,并对SRAM64K×32的测试方法进行了讨论。论文最后给出了测试结果,并对测试结果进行了对比和分析。测试结果证明了该优化方法的正确性和实用性。
仇名强[7]2012年在《65nm高性能SRAM体系架构及电路实现》文中研究说明嵌入式SRAM作为SoC芯片的重要组成部分,其性能决定了高性能SoC整体性能的提升。近年来,虽然得益于集成电路设计方法,EDA技术及集成电路制造工艺的发展,嵌入式SRAM在速度,密度及功耗等性能指标上得到了很大程度的提升,但是微处理器的处理速度的提升高于SRAM性能提升速度,因此LSRAM性能的进一步提高仍然是高性能SoC的迫切需求。本论文基于国家核高基重大专项《嵌入式CPU SRAM编译器关键技术研究》在SMIC65nm艺下实现了一款16Kb高性能SRAM设计。为满足在1.2V,典型工艺角,室温下读出延时(Tcq)小于800ps,面积小于28826.512um2的设计指标,本论文从SRAM整体架构设计,高性能译码电路设计,精确时序电路产生,面积优化等多方面进行了优化设计首先,本论文对现有的SRAM架构设计方法的优缺点,适用条件做了详细的分析。在分析的基础上,根据本论文中16KbSRAM的特点,选择存储阵列划分的架构设计方法来实现该16KbSRAM。为选择最优的阵列划分方法,文中对两种划分方法进行仿真验证,比较其性能及实现面积,选择了其中一种最优的SRAM架构实现方法；其次,考虑到精确的SRAM时序产生电路设计能有效的提高SRAM的整体工作速度,降低功耗,本论文对靖确的SRAM时序产生电路进行了详细而深入的分析。早期采用反相器链来实现时序控制的方式存在反相器延时不能有效跟随存储单元读操作放电延时的问题,而且在深亚微米工艺下,工艺偏差增大,这种问题越来越突出。为解决反相器链时序产生电路的缺陷,电容比及电流比复制位线技术被提出,这两种复制位线技术采用冗余的复制列及复制单元来模拟存储单元的读操作以产生SRAM控制信号。电容比及电流比复制位线技术中复制列的单元与存储阵列单元一致,保证复制列的寄生电容与存储阵列的位线寄生电容一致,复制单元读操作电流与当前读操作单元电流一致,因此能准确的跟随SRAM读操作放电延时。上述两种技术只能保证在固定电源电压下时序信号的精确产生,当SRAM工作在某一电压范围内时,采用电容比及电流比技术实现时序控制时出现随电源电压变化,位线放电延时增加,降低了SRAM性能的问题。本论文针对工作在一定电压范围内的SRAM,创造性的提出一种可编程复制位线技术保证SRAM在所有工作电压下均能精确产生时序信号,仿真与测试结果均显示本文中提出的可编程复制位线技术很好地提升了SRAM性能；再次,本论文通过对现有译码电路结构形式及特点进行了分析比较,选择全静态译码逻辑来实现本论文中16Kb SRAM。在对译码电路中晶体管进行尺寸设定时,采用逻辑努力分析方法,确定在65nm工艺下获得最优延时的逻辑门的扇出值。考虑到65nm工艺下,线延时已经能够与逻辑门延时相比拟,特别是在SRAM中从预译码到二级译码需经过很长互连线的情况.本论文讨论了采用包含互连线延时的逻辑路径设计方法,并最终实现了本论文中的高速译码电路。本论文实现的16Kb SRAM在典型电压下后仿读出延时为540ps,满足了设计指标。在SMIC65nm工艺下的流片测试结果表明该16Kb SRAM能工作在0.8V-1.4V电源电压范围,工作频率范围为440MHz-1.62GHz。在1.2V典型电源电压、室温条件下,SRAM工作速度达到1.22GHz,面积为22762.76μm2远小于设计要求的28826.512um2。为验证论文中可编程复制位线技术的有效性,本论文对采用新技术及电流比复制位线技术实现的SRAM进行比较,结果表明随电源电压变化采用新技术的SRAM的最高工作频率比电流比复制位线技术提升了4.3%-9.5%。
禹小军[8]2008年在《基于65nm技术平台的低功耗嵌入式SRAM设计》文中指出随着集成电路技术的发展,数据吞吐量不断上升以及系统低功耗要求,现今的系统级芯片(System-On-Chip,SOC)对存储器的需求越来越大,嵌入式存储器在SOC的面积比重逐年增加,预计到2014年会达到大约90%。因此嵌入式SRAM的集成度,速度,功耗在整个系统级芯片中的重要性变得越来越突出。所以在设计系统级芯片时选择一个合适的嵌入式SRAM是非常关键的。芯片的速度和集成度在不断提高,功耗密度也同时显着增大,为了减小芯片的功耗、延长手持设备中电池的使用时间、降低芯片的封装及散热成本,在芯片设计和实现时必须特别考虑功耗因素。本文主要针对嵌入式64K Bit静态嵌入式存储器的设计进行了详细的阐述。芯片采用了先进的65 nm低功耗工艺平台。由于采用了存储阵列划分、分级位线、动态译码逻辑及CMOS正反馈差分放大器等先进技术,该存储器的读写速度可达到0.717 ns。由于采用multi-block结构及自时序复位逻辑电路功动态功耗明显降低。Power gating技术的应用也使芯片的静态功耗降低38%。失效列位移失效行屏蔽技术用于存储器的内建自修复,该方案接口简单、在保持低功耗的基础上具有较快的速度、集成密度较高。
王磊[9]2003年在《嵌入式SRAM优化设计》文中研究指明本文设计了512×8 SRAM（静态随机读写存储器），设计基于UMC 0.35工艺，地址取数时间小于6ns。由于所设计的SRAM作为嵌入式IP模块应用，因此在速度、面积、功耗叁者之间反复权衡，力求达到一个最佳值。设计中采用了诸如存储阵列分块技术，地址探测技术，预充电及平衡技术，分段译码技术，分级敏感放大器等一些新技术。电路包括存储阵列、译码电路、敏感放大器、数据输入输出电路，预充电电路等部分。着重于介绍如何降低存储器的功耗和提高存储器的速度。噪声容限的优化增强了SRAM的抗干扰能力。存储阵列分块技术以及分段译码技术降低了SRAM位线和字线的负载电容，从而提高了SRAM的速度。地址探测技术的采用保证SRAM的异步应用。两级敏感放大器的应用在确保对位线微小电压差的放大的条件下，提高了抗干扰能力。设计用Hspice、Star_sim、以及Star_simXT进行仿真，并对不同仿真条件下的仿真结果进行了描述。针对SRAM作为嵌入式应用时测试难的问题，设计了BIST(内建自测试)和BISR（内建自修复）电路，分析了SRAM常见的故障，并描述了针对这些常见故障所采用的算法，采用了故障覆盖面较大的March C+算法设计了BIST电路。对于BISR电路的设计本文提出了两种方案，对两者的优缺点做了比较后作出选择。
李阳[10]2012年在《嵌入式SRAM编译器的设计》文中研究表明近年来半导体存储器发展迅速,不但种类越来越多,在集成电路中占得比重越来越大,而且应用越来越广。静态随机存储器(SRAM)电路,因为其高速度主要用在诸如CPU缓存等需要高速存取的场合。未来SRAM市场的增长将是平稳和渐进的。针对不同的应用市场,SRAM产品的技术发展已经呈现出了两大趋势：一是向高性能通信网络所需的高速器件发展；另一个是降低功耗,以适应蓬勃发展的便携式应用市场。嵌入式SRAM也是一些片上系统很重要的一部分,而且其面积,速度等性能指标对系统的最终性能有很大影响。鉴于SRAM的市场和发展潜力,电路设计单位建立SRAM IP核库是非常有必要的。但是全定制的SRAM需要花费非常多的人力,时间资源。SRAM结构相对固定,是由固定的某些模块组成的,这种电路称为规整电路。而这些固定的模块,可以组成基本单元库。按照一定的规律,在顶层模块调用基本单元库里面的模块,就可以组成整个SRAM电路。本文首先研究了SRAM的工作原理,和SRAM电路的各组成部分的电路结构。并在SRAM基本单元库基础上,结合SRAM电路的规整性,开发了一套SRAM IP核的生成软件,或者称为SRAM编译器。该软件基于基本单元库和相应的算法,能自动动态的生成电路的cdl网表文件,版图文件,Lef文件,Lib文件,Verilog文件等。经验证,该软件生成的电路结构功能正确。相比较全定制设计,用该软件生成电路具有速度快,智能化,移植性强等特点。另外,本文对其它规整电路编译器的开发具有指导意义。
参考文献：
[1]. 嵌入式CPU的纳米尺度SRAM设计研究[D]. 郑丹丹. 浙江大学. 2009
[2]. 嵌入式SRAM的高速、低功耗设计及优化[D]. 杨清宝. 西安电子科技大学. 2007
[3]. 嵌入式SRAM性能模型与优化[D]. 顾明. 东南大学. 2006
[4]. 基于冗余共享的嵌入式SRAM的内建自测试修复及失效分析[D]. 庞理. 西安电子科技大学. 2015
[5]. 嵌入式SRAM编译器时序功耗模型的建立与验证[D]. 龚才. 安徽大学. 2014
[6]. 嵌入式SRAM的优化设计方法与测试技术研究[D]. 周清军. 西安电子科技大学. 2008
[7]. 65nm高性能SRAM体系架构及电路实现[D]. 仇名强. 安徽大学. 2012
[8]. 基于65nm技术平台的低功耗嵌入式SRAM设计[D]. 禹小军. 复旦大学. 2008
[9]. 嵌入式SRAM优化设计[D]. 王磊. 电子科技大学. 2003
[10]. 嵌入式SRAM编译器的设计[D]. 李阳. 电子科技大学. 2012
标签：计算机硬件技术论文; 存储器论文; sram论文; 嵌入式论文; 嵌入式软件论文; 时序电路论文; 嵌入式系统设计论文; 逻辑结构论文; 静态分析论文; 逻辑模型论文; 测试模型论文; 静态模型论文; 编译器优化论文; 静态测试论文; 模块测试论文; soc论文; 芯片论文; soc芯片论文;