李勇[1]2007年在《异步数据触发微处理器体系结构关键技术研究与实现》文中认为越来越复杂的应用需求对嵌入式微处理器设计提出了更高的要求,嵌入式微处理器的设计要求高性能、低功耗、结构可扩展、成本低以及设计时间短。已经成熟的嵌入式微处理器设计技术在新的挑战面前已经开始显露出设计周期长、成本高、灵活性不足、处理器性能不平衡、验证与测试困难等缺点。因此,嵌入式微处理器的发展在不断提高半导体工艺水平的同时,也在不断地寻求新的嵌入式微处理器体系结构技术与设计方法。本文在嵌入式微处理器体系结构研究中,结合面向特定应用定制微处理器的设计技术,提出了以定制处理器内核与异步电路技术为基础的嵌入式微处理器体系结构,力图在性能、功耗与设计灵活性之间获取最佳的设计折衷。本文重点研究了该嵌入式微处理器体系结构设计与实现的核心关键技术,主要包括体系结构的研究、软硬件协同设计开发环境的构建、异步集成电路设计方法、异步功能单元设计以及低功耗互连网络,并在上述关键技术研究的基础之上,设计实现了基于该体系结构的芯片原型,有效验证了本文的相关研究工作。本文所取得的研究成果主要有:1.提出了异步数据触发体系结构,该体系结构可以根据不同的应用需求对处理器内核进行定制,硬件支持寄存器文件分割与复杂的定制功能单元,并且可以灵活地对其进行添加或者删除,具有非常好的设计灵活性与可扩展性。与之对应的软硬件协同设计开发环境解决了指令集定制与可重定向编译等问题,能够实现内核的自动化生成,内部可以采用异步功能单元与同步功能单元混合设计的方法,以及低功耗的互连网络,既兼顾了性能,又具有低功耗的特性,为要求高性能、低功耗的嵌入式应用领域提供了一种非常好的体系结构设计模板。2.提出了实用有效的异步集成电路设计方法,该设计方法解决了异步电路设计与现有成熟的同步EDA设计工具相结合的问题,自动化程度高,提高了设计效率。在设计过程中采用数据通路与控制通路分离设计的方法,数据通路的设计与同步电路设计完全一样,而控制通路中的关键部件采用定制宏单元的方式实现,具有较强的设计灵活性与实用性。3.提出并设计实现了异步数据触发体系结构中的关键异步功能单元。通过对异步功能单元的设计实现,研究了异步数据触发体系结构中异步功能单元的特点,验证了异步集成电路设计方法的有效性,同时解决了异步电路设计中所遇到的一些具体技术问题,为后续的研究与设计提供了很好的借鉴意义。通过对异步功能单元性能与功耗的测试,也从一个方面证明了采用异步数据触发体系结构,能够在不损失性能的情况下实现低功耗的目的。4.提出并设计了异步数据触发体系结构中的低功耗互连网络。在电路级,设计了单端并行传输模式下的低摆幅互连电路的驱动端与接收端,并将其以宏单元的方式实现,与标准单元一起提供给EDA工具;同时建立了低摆幅电路的延时与功耗评估模型,可以在设计过程中对互连设计进行评估及优化。在系统级,采用段式互连的总线结构,提出了相应的路由及优化算法,能够有效地减少总线组数,同时降低互连的延时与功耗。两个层次上的低功耗互连技术进行结合,最终实现了低功耗的互连网络。5.设计实现了两款基于异步数据触发体系结构的微处理器原型。结合所有的研究工作,面向两个比较具有代表性的应用领域,本文设计实现了两款微处理器原型。通过分别运行实际的核心应用程序,测试了它们的性能以及功耗,证实了采用异步数据触发体系结构的微处理器可以在保证性能的前提下有效降低系统的功耗。微处理器原型的成功实现与测试,对本文提出的异步数据触发体系结构、异步集成电路设计方法以及一系列关键技术的研究进行了有效的验证。
高军[2]2014年在《CAMPER：一种高效能处理器核体系结构关键技术研究与实现》文中研究表明随着计算机软硬件技术的不断进步,高性能计算领域迅猛发展;高性能计算领域的迅猛发展同时又对高性能微处理器不断提出新的需求。实现未来的超高性能计算机,硬件技术、体系结构、编程模型、算法、应用、工具等多个环节都面临着来自性能、功耗、可靠性等多个因素的挑战。处理器核的体系结构直接决定了处理器的性能、功耗、可靠性等特性,并且对系统编程模型、算法及应用都有显着的影响。本文针对未来高性能计算所面临的性能、功耗、可靠性等挑战,研究并提出一种高效能处理器核体系结构CAMPER(Core Architecture with Multi-thread,Power-Efficiency and Reliability)。CAMPER核基于一种精简的EPIC(Explicit Parallel Instruction Computing)处理器体系结构设计,并扩展多线程和向量技术,利用先进的低功耗设计和高可靠性技术,在原型样片TENT中实现。本文的主要贡献和创新点有:1.设计了一种精简的EPIC体系结构,作为CAMPER的基准结构。提出了一种顺序发射、顺序执行、顺序提交、乱序完成的锁步执行模型(In-order issue In-order execute In-order commit Out-of-order completion Lock Step Model,简称I3OLSM),能有效地提高存储级并行性。基于I3OLSM执行模型,通过低开销的指令分派、非对称的执行部件设计、虚拟多端口存储等方法,在性能影响很小或可忽略的情况下,能进一步精简处理器的设计,降低芯片实现开销。2.提出了向量分组交叉多线程扩展技术。设计了指令集和寄存器扩展方案,并提出向量掩码条件执行模型来降低开销;提出分组交叉多线程调度策略,将线程分为若干组,线程组内采用交叉调度技术,线程组间采用同时调度技术,采用混合的线程调度策略提高多线程计算性能。设计了分组交叉多线程向量存储结构,支持标量和向量数据的混合访问。实现与分析结果表明了所提工作的有效性。3.提出能量均衡的微处理器设计理念,从体系结构设计、逻辑设计、物理设计等多个层次对处理器功耗进行了优化,提出了软硬件结合的处理器待命与休眠技术,通过指令集的扩展和硬件功耗管理单元的支持,深度挖掘处理器空闲部件功耗优化的潜力,降低动态功耗和静态功耗;提出基于指令队列的循环代码检测与执行机制,降低功耗。同时,通过后端物理设计流程验证了所提出技术的可实现性,并在物理设计过程中实现功耗回收,进一步降低了处理器芯片功耗。实测数据表明,提出的多层次、多阶段结合的低功耗设计技术实现了能耗与性能的均衡,实现了按需耗能的设计目标。4.提出了一种基于路交叉的低开销Cache存储体容软错误设计方法。该方法将Cache数据以路交叉的方式分散存储,保证了单粒子轰击导致的相邻多位错仅发生在不同路的数据体中,从而可通过分时检测不同路数据的方式有效地解决了深亚微米下存储体多位错问题,提高片上存储可靠性。CAMPER核体系结构在原型测试样片TENT中实现。TENT测试样片在1.5GHz频率下测得SPEC CPU2000 Rate整数测试分值为143,浮点测试分值为122,功耗30瓦。测试结果表明CAMPER是一种高效能的核体系结构。
沈剑良[3]2014年在《应用定制的粗粒度可重构SoC设计方法研究》文中研究指明随着VLSI制造工艺技术的迅速发展和SoC(System on a Chip)设计方法的不断进步,各类嵌入式SoC设备的应用功能不断向多样化的方向发展,需要更新的系统设计方法,以满足日益增长的应用对系统性能的追求。面向应用领域的粗粒度可重构SoC设计方法,融合了可重构技术、可重构指令集处理器(RISP)和多核处理器SoC(MPSoC)等多种设计方法,面向特定应用领域的程序特征进行系统性能的优化,在确保性能的前提下,保持了可重构硬件灵活可配置的特点,从而更有效地满足嵌入式领域的不同应用要求。目前应用定制的粗粒度可重构SoC设计方法已成为可重构SoC领域的研究热点与难点。本文重点研究了粗粒度可重构SoC体系结构设计方法的多项关键技术,完成的主要工作和取得的创新性成果如下:(1)基于体系结构模板的粗粒度可重构SoC设计方法针对传统的面向应用领域的多核SoC体系结构设计方法探索空间大、设计复杂度高等问题,提出了一种基于模板的粗粒度可重构SoC体系结构设计方法。体系结构模板分为多核SoC系统结构模板和粗粒度可重构结构模板两个层次进行构建和描述,既能反映应用计算模式特征,又能反映粗粒度可重构处理体系结构特征,并且参数可配置。将模板参数实例化,构建了面向密码处理应用的多核可重构指令集处理器(Multi-RISP)SoC系统,该设计方法将RISP的设计空间探索限定在一定的范围内,使得RISP在具有专用指令集处理器较强性能的同时也具有可重构技术灵活的编程特征。(2)应用定制的可重构指令集处理器体系结构设计对可重构体系结构进行应用定制是一种有效提升运算性能、提高运算资源利用效率的方法。本文研究了应用特征分析和功能单元的定制方法,提出了一种基于应用定制功能单元的可重构指令集处理器体系结构。该体系结构采用标准处理单元和应用定制处理单元协同处理的可重构流水线结构,可有效节省可重构硬件计算资源,提高流水线的运算速度。面向分组密码处理完成了可重构指令集处理器(BCSRISP)的定制设计。实验结果表明,相比于只使用基本处理单元SPE的情况,协同使用SPE和CFU进行密码算法计算能获得良好的加速效果。同时,为了避免电路版图和半导体工艺等物理因素带来的影响,本文采用功能单元的数量作为测度数据,分析了资源数量与性能加速比之间的关系。(3)Multi-RISP SoC互连架构研究及无缓冲路由器(FBEA-BLESS)设计本文首先对系统结构模板中描述的多种互连策略进行对比分析,并结合应用领域特点和设计复杂性等约束条件,引入Mesh网络和交叉开关这两种片上网络互连结构架构,完成了Multi-RISP SoC系统的互连架构设计。针对应用程序的特性和当前几类基准无缓冲路由器设计中存在路由器延迟大、吞吐量不高、活锁等问题,本文提出了一种基于编码分配的支持报片交换的无缓冲路由器(FBEA-BLESS),减小了路由器的关键路径延时,并由于采用了Go-Stop-Steer(GOSS)机制,有效地避免了网络活锁现象的发生。RTL级代码综合结果和六种合成程序的实验结果表明,FBEA-BLESS在吞吐率、零负载延迟、工作频率等指标上与BLESS-3等比较均有明显地提升,非常适合在Multi-RISP SoC系统结构设计中选用。(4)Multi-RISP SoC的层次化配置存储器设计配置信息的生成效率与质量直接影响着粗粒度可重构SoC结构的运行效果。传统的方法将配置信息作为一个整体存储器,每个处理单元在需要配置信息都要从该存储器读取配置信息,因而运行效率低下。本文为面向密码处理领域的粗粒度可重构SoC的配置信息生成方法设计了一种层次式的配置信息存储器结构,实现了不同层次上的重构,将配置信息分为相互独立的操作配置信息和互连配置信息存储器两部分,最后根据上下文优化配置信息生成。实验结果表明,在运行性能不变的情况下,本文的配置信息生成方法功耗可以减少23.7%~32.6%。对于不同的应用,当应用中互连状态可以不重构时,配置信息中互连信息所占比例更大,因而会带来更大的功耗改善。(5)面向可视媒体处理的EVMPSoC-E系统的设计与实现基于本文以上研究工作和课题组的研究成果,本文设计了面向可视媒体处理应用的粗粒度可重构SoC(EVMPSoC-E)的体系结构,并完成了物理版图实现,部分验证了全文的设计思想和理念。通过一个应用实例,对EVMPSoC-E的计算性能和效率进行了评估,证明了其高效性和可用性。
赵荣彩[4]2002年在《多线程低功耗编译优化技术研究》文中研究指明在近年来微处理器发展的过程中,随着系统频率和复杂度的提升以及移动应用的深入,功耗已成为系统软硬件设计所关心的关键问题。编译技术研究除了追求应用程序运行效率的最优化之外,通过编译对应用程序行为的充分分析,对不显着响程序运行性能的条件下最小化系统或处理器的运行功耗的研究,在近期很受关注。这是电路级设计很难涉足的一个有效降低功耗的潜在领域。虽然,从编译级来研究低功耗优化技术是新近发展的崭新方向,但它却含有丰富的研究内容。本博士论文重点研究基于多线程体系结构频率/电压动态调整的低功耗编译优化方法和技术。主要的研究工作体现在以下几个方面:(1)首次从多线程低功耗编译优化技术实现的角度,将目前硬件支持多线程的体系结构进行了归类划分,并根据它们的结构特性提出分为两类:CMP(Chip MultiProcessor or MultiProcessor on Chip)和SMT(Simultaneous MultiThread)来研究基于动态频率/电压调整的低功耗编译优化技术。(2)针对CMP类多线程的体系结构,研究并提出了一种基于频率动态调整的结合细粒度多线程划分的低功耗优化模型,设计了相关的算法和编译实现策略,旨在不影响充分开发应用程序ILP(Instruction Level Parallelism)和TLP(Thread Level Parallelism)的同时,尽可能有效地减少处理器的运行功耗。(3)提出了针对SMT多线程体系结构的多线程低功耗编译优化的理论模型,研究如何在编译时识别具有可使处理部件降低电压/频率执行的期望区间,在这些区间可以得到显着的功耗节省而不明显降低程序的执行性能。并设计了能量分析模型、相关算法和编译实现策略。(4)基于全局调度的循环依赖关系,使用整数线性规划(Integer Linear Programming)的形式化框架,提出了一种对给定循环进行合理有效的低功耗最优化软件流水调度的方法,使其在运行时保持性能不变而消耗的功耗/能量最小。(5)在SimWattch模拟平台上,对IXP2400网络处理器中的XScale结构进行了频率调整的低功耗模拟和分析,发现并分析了程序设计语言成分
石伟[5]2010年在《基于数据触发的多核异步微处理器关键技术研究》文中研究指明随着VLSI技术的迅猛发展与应用需求的不断提高,单纯依靠提高主频已经很难进一步提高微处理器的性能,采用以多核微处理器为代表的先进体系结构已经逐渐成为提高微处理器性能的主要途径。但是,多核微处理器中功耗、时钟偏移等问题将越来越严重。异步电路具有天然的低功耗优势且不存在时钟偏移问题,使得多核异步微处理器必然成为未来微处理器发展的一个重要方向。尽管如此,多核异步微处理器设计研究尚存在一系列科学问题亟待解决,主要包括异步电路设计方法学、异步计算内核体系结构、异步互连网络结构、多核异步微处理器功耗性能评测等。针对多核异步微处理器体系结构面临的核心理论与设计实现问题进行研究,可为未来多核异步微处理器芯片的设计与实现提供坚实的理论和技术基础,具有重要的理论意义和应用价值。本文基于数据触发体系结构,对多核异步微处理器体系结构展开了深入的研究。首先研究了异步电路设计方法,高效的异步电路设计方法是开展异步集成电路设计的关键。其次,对异步数据触发计算内核与异步互连网络结构分别进行研究。最后,提出了一个多核异步微处理器原型并进行功耗评估。本文所取得的研究成果主要有：1、提出了一种基于宏单元的异步电路设计自动化流程及功耗性能优化方法。针对基于宏单元的异步电路设计流程存在自动化程度低的问题,提出了一种自动化的异步电路设计流程。该流程直接对HDL代码处理生成数据通路,然后再进行逻辑综合。因此,在综合时可以分别为每一级流水段设定单独的综合优化目标,进而充分优化每一流水段的延迟,能够得到性能更优的异步电路。并且该流程不受制造工艺的影响,具有更广的应用范围。针对异步流水线中存在功耗及性能冗余的问题,提出了一种异步电路功耗、性能优化方法。其主要思想是将操作数特征及操作行为特点引入到异步电路设计中,从而达到优化目的。通过对DLX流水线进行异步实现,验证了本文提出的异步电路设计方法及优化方法。2、提出了一种基于数据触发的异步计算内核体系结构并设计实现了一款异步数据触发微处理器芯片。该体系结构将数据触发体系结构和异步电路设计有机融合,能够同时探索指令级、数据级与微操作级并行,并具有低功耗的特点。但是异步数据触发体系结构中的指令之间不存在显式的相关性,可能导致运算结果错误。为了保证正确性,提出了一种数据源选择策略。该数据源选择策略显式指明指令之间的先后关系并将运算结果缓冲,然后在使用结果时从结果缓冲中选择正确的结果。通过对一款异步微处理器芯片腾越-Ⅱ的设计实现,验证了提出的异步数据触发体系结构具有较高的性能与较低的功耗；同时,也验证了数据源选择策略能够保证基于数据触发体系结构的异步微处理器正确执行。3、提出了一种基于层次位线缓冲的高性能低功耗片上异步路由器结构。通过对传统路由器的缓冲结构分析,提出了一种具有较高灵活性与较低硬件开销的基于层次位线的片上缓冲结构。基于提出的层次位线缓冲,首先设计实现了一款同步片上路由器,从而验证了层次位线缓冲的结构优点。缓冲资源不仅能够为多个端口共享使用,提高了资源利用效率；而且能够采用电源门控等技术降低空闲缓冲功耗。然后,基于层次位线缓冲设计实现了一款异步片上路由器。层次位线缓冲的结构与异步路由器的缓冲结构能够达到很好地统一,从而可以采用层次位线缓冲与移位寄存器缓冲相结合的方式来实现异步路由器的缓冲。采用这种缓冲结构能够获得更低的功耗及更简单的实现方式。4、提出了一种异步电路功耗评估模型并设计了一款基于数据触发体系结构的多核异步微处理器原型。通过对异步数据触发内核与异步互连网络的结构进行分析,建立了一种指令级与体系结构级相结合的异步电路功耗模型。异步电路功耗模型的一个重要特点是采用握手部件功耗模型替换原有的全局时钟功耗模型。在此基础上,将异步电路功耗模型集成到基于数据触发体系结构的多核原型模拟器中,对多核异步微处理器的功耗展开研究。模拟结果表明,提出的功耗评估方法速度较快,非常适合设计初期的功耗评估及设计优化；同时也验证了异步电路的天然低功耗优势。本文通过对异步电路设计方法、异步计算内核、异步互连网络及多核异步微处理器原型的研究,对多核异步微处理器的设计实现进行了有益的探索。本文的实现、验证和评估结果表明,异步电路技术能够有效解决多核微处理器面临的多种问题。并且,本文提出的技术能够很好地应用于多核异步微处理器的设计与实现。
王俊辉[6]2015年在《高性能多核处理器的低功耗片上网络研究》文中认为片上互连网络负责实现众多处理器核间、众多处理器核与大量片上存储体间的通信互连,是高性能微处理器的枢纽与核心,其体系结构决定着高性能微处理器的整体性能。传统的电互连网络体系结构存在带宽低、延迟大、功耗高等缺点,已经成为制约高性能微处理器性能提高的瓶颈之一。尤其是在功耗方面,随着互连网络规模的扩大,片上互连网络所需要的功耗已经占据高性能微处理器功耗的很大一个方面。研究低功耗片上网络,可以充分利用相关技术,实现互连网络以及微处理器的高效、节能,具有十分重要的意义。文章主要针对如何利用光互连技术、积压上界的分析技术以及低功耗电路技术等进行低功耗片上网络的设计展开深入研究。主要研究内容可分为以下四个方面:(1)基于蝶型结构的层次式低功耗片上光网络研究随着硅基光互连相关技术的发展,片上光网络已经成为低功耗网络设计中的重点研究方向。相比于传统的电互连网络,片上光网络通过利用光学传输链路,可以在数据传输过程中节省大量能量。但是,在光互连网络中,数据传输方式与电互连网络存在极大的差异。数据报文首先需要经过光学调制后,才能变成光信号在在波导中进行传播。传播过程中,光信号既不能被直接缓存、更不能被解读。如何能够利用光互连网络的特性成为片上光网络设计所面临的巨大挑战。目前提出的片上光网络结构都需要利用大量的光学器件来搭建网络基础设施,势必会带来光学损耗高、光学传输功耗高、面积开销大等问题。针对这些问题,本文提出了一种层次式的基于蝶型网络的片上光网络——HBPNo C。HBPNo C采用一种层次式的结构:在核簇内部采用报文交换方式,在核簇间通信采用光路交换方式。簇间通信利用一个高可扩展的光网络(BPNo C)进行数据传输。BPNo C可以实现高可扩展性的原因包含两个方面。首先,与以前的片上光网络中路由器的构建方式不同,BPNo C只使用一个基本的的的光开关元件(PS E2x2),来建立混合路由器。其次,蝴蝶网络和光开关单元PS E2x2都是单向的。因此,把PSE2x2应用到到蝶型光网络中可以有效节约光学资源、减少面积占用、提高网络的能量效率。BPNo C是一个双层网络,包含光学子网络和电学子网络。光学子网络采用负载平衡路由算法,使用基于连接的交换方式来传输数据包,而电学子网络利用改进转弯算法进行控制报文和数据报文的分组交换。为了提高光学资源的利用效率,HBPNo C在BPNo C网络的基础上,综合利用光传输技术和电传输技术来改善片上网络的性能。HBPNo C网络的最大特点在于,为了提高网络性能和降低系统功耗,对于簇内短距离通信,网络利用局部的电交换结构直接转发核簇内消息到它们的目的地;只有对于长距离、数据大的通信,网络才利用光互连技术进行传输。实验结果表明,HBPNo C片上光网络能够保证高能源效率、低光学损耗以及低延迟、高吞吐率的通信性能。(2)软件定义的低功耗片上片上光网络设计研究片上光网络为实现低功耗网络设计提供了很好的平台。相比于传统的电互连网络,片上光网络通过利用光学传输链路,可以在数据传输过程中节省大量能量。但是,目前已经提出的主动式片上光网络结构都采用一种分布式的方法来建立光学路径,每个光交换单元都需要一个电路由器来配合工作。这就导致片上光网络资源利用率低、能量消耗高等问题。针对这些问题,本文提出了一个软件定义的片上光网络(SD-PNOC)。它使用软件定义网络(SDN)的思想来提高片上光网络中光资源的利用效率。软件定义片上光网络拥有两个功能平面——一个集中式的控制平面和其所控制的一个交换平面。SD-PNo C利用集中式的控制平面来处理路径建立过程。该平面仅仅是由网关和一个集中控制器组成,从而实现利用集中控制来代替分布式的方法。数据交换平面由光交换单元构成,用于完成数据的转发或交换功能。实验结果表明SD-PNo C网络拥有较高的能量效率和较低的传输延迟。(3)片上网络最差积压上界的分析方法研究在主流的电互连片上网络中,路由器中的缓冲区所消耗的能量占据网络总能耗的很大一部分。如何在保证系统性能的情况下减少缓冲区大小就成为低功耗片上网络设计的一大挑战。分析路由器最差积压上界可以为设计过程中缓冲区大小的确定提供很好的理论支持。文章提出了基于有向竞争图(Di GB)的方法来分析最差积压上界。首先,本文分析了简单场景下如何利用网络演算中的到达曲线和服务曲线来推导积压上界。然后,对于复杂情形,文章构造一个有向竞争图(DCG)来帮助分析数据流之间的关系。进一步,通过使用广度优先搜索策略遍历DCG,Di GB方法把复杂情形分解为基本情形。这样,利用基本情形下的模型就可以完成所有路由器的积压上界推导过程。本章以并行处理中经常出现的聚合通信为例,详细描述了最差积压上界推导的过程。最后,通过对4×4和8×8网络中的最大积压结果与Di GB方法推导的最差积压上界进行比较,文章证明了Di GB方法所获结果的正确性与紧致性。(4)电压频率岛感知的低功耗片上网络研究在片上网络中,功耗已经成为一个重要的设计约束。虽然光互连技术以及3D技术等为片上网络的发展提供了新的契机,传统的电互连网络仍然需要发挥很大的作用。如何通过一些低功耗技术,如动态电压/频率缩放技术等,来降低片上网络的功耗是目前研究的一个热点问题。针对该问题,本文提出了一种基于网络演算的高效能(PNC)片上网络设计方法,在满足延迟需求的情况下,尽量减少网络的能量消耗。首先,文章提出了一个网络演算为基础的方法来分析No C中每个通信流在最坏情况下的延迟。基于网络报文在不超过延迟界限时能够经受的进一步延迟时间(也叫延迟空缺),我们的PNC方法利用电源闸控技术来减少处于工作状态的缓冲单元,并且利用电压频率调节技术来降低电压频率岛的电压-频率。通过减少工作状态的缓冲单元和降低路由器的电压和频率,片上网络的功耗得以降低。实验结果表明,我们的PNC方法可以节省至多达69%的网络总功耗。综上所述,本文主要针对光互连技术、积压上界的分析技术以及低功耗电路技术等设计低功耗片上网络展开深入研究展开了深入研究。本文的研究为低功耗片上网络的设计提供了很好的方法,具有一定的理论意义和应用价值。
杨波[7]2001年在《低功耗微处理器体系结构的研究与设计》文中研究指明随着集成电路制造技术的不断提高，芯片的集成度和速度也不断提高，同时伴随着移动设备需求的不断增加，电路的功耗已经成为继速度、面积、可测性之后电路设计者必须考虑的因素。处理器作为代表数字集成电路设计的最高水平是构建电子系统必不可少的核心部件，因此低功耗处理器体系结构的研究已经成为处理器设计的一个重要研究方向。 本文在详细分析了CMOS数字电路的功耗模型的基础上，进一步探讨了各种层次低功耗设计手段的方法和效率以及采用综合技术的低功耗设计流程，并最终结合作者在航空微电子中心设计的具有自主版权的16位CISC处理器NCS2000进行了各种低功耗设计方法的研究，其中许多算法和方法都是首次提出的。在本文中研究的处理器部件主要包括译码器、微程序部件和运算器，同时针对数字电路中最通用的控制电路有限状态机的低功耗设计进行了研究和具体设计。通过研究和具体的方案实现，证明合理地使用低功耗设计手段对于降低处理器的功耗是非常有效的，采用这种方式进行处理器的低功耗研究是非常有希望的发展方向。本文的主要贡献有： 1、论文作者完成了16位微处理器NCS2000的研究和设计，采用自顶向下的全正向设计技术在国内首次设计并实现了与80286在指令及时序上兼容的微处理器设计，并完成了FPGA验证，该微处理器核具有完全的自主版权，并在此基础上进行了低功耗处理器研究和设计。 2、本文对多种层次的低功耗设计方法进行了分析，并对各种方法的效果进行了评估，针对目前功耗优化工具最常采用的门控时钟方法，首次提出了时钟平衡单元和内嵌门控时钟单元的概念，对于简化门控时钟电路的综合、降低时钟偏斜和提高可测性具有重要的意义。 3、针对指令长度变化较大的不规整译码器，提出了精确访问控制的概念。这种方法是操作数隔离办法的一个延伸，非常适用于对整个电路中部分电路进行访问的情况，可以应用于诸如寄存器堆访问等类型的操作上。 4、针对微程序部件扩展了ROM分区的设计思想。首次提出了ROM优化编码的思想，这种思想在国内外各种参考文献和研究报告中都没有提到过，对于采用微程序思想的CISC处理器具有重要意义。 5、对处理器数据通路中最重要的两个部件：加法器和移位寄存器进行了低功耗研究，研究了合理选择加法器和移位寄存器的方法。针对动态操作数交换提出了采用符号跳变作为交换逻辑的方法，该方法在增加较少硬件电路的情况下，就可以达到很好的低功耗效果。 摘要 6、对数字电路中最常见的控制逻辑有限状态机进行了各种低功耗设计方法 的研究，并对状态分解法进行了详细的分析和验证，并在国内首次开展 了有限状态机功耗优化软件的研究，为进一步开展低功耗EDA软件的 研究打下了一定基础。 本论文的研究工作部分结合九五预研课题“军用MPU、MCU技术”进行， 其研究成果对于今后进一步研制和开发具有自主版权的低功耗微处理器具有重 要意义。
刘聪[8]2014年在《面向多核体系结构的并行优化关键技术研究》文中研究指明当前,多核处理器已经广泛应用于从巨型机、桌面处理器到移动终端等各个计算领域,计算技术已经全面迈入多核和众核时代。本文回顾了高性能微处理器的发展趋势:工艺的影响、体系结构的影响、功耗的因素、应用的变化;提出了迎接多核处理器所带来的挑战与机遇:多核并行结构问题、访存瓶颈问题、功耗问题、支持并行的片上互连问题、多核并行编程问题。本文以当前的多核体系结构为基础,从软硬件协同的角度,研究面向多核体系结构的并行优化关键技术,从面向多核的线程级前瞻(Thread Level Speculation,简称TLS)并行优化模型、面向多核线程级并行优化的Cache一致性协议及存储体系结构、多核片上网络结构、线程级和数据级并行优化的同步数据触发多核体系结构等方面进行了研究。论文取得的研究成果和主要创新点描述如下:1.提出了一种面向多核轻量的线程级前瞻并行优化模型。该轻量级模型基于数据链表支持线程级前瞻,包含了并行编程模式、线程前瞻并行设计、前瞻并行调优方法、软硬件数据链表实现等方面。所设计的并行编程模式较以往系统更加简洁,利于编译自动化,线程前瞻并行设计能有效维持整个并行程序的正确执行,数据链表的设计带来了良好的独立性。本文提出了固定长度寄存器向量链表和基于高速缓存的有序链表两种硬件改进方案,硬件实现容易且高效。实验证明,在核数较少的多核体系结构上该轻量级模型具有其他线程前瞻模型相似的良好加速效果,同时具有设计独立、灵活等特点。2.提出了一种面向多核结构线程级并行优化的Cache一致性协议及存储体系结构。该协议有效解决了集中检测机制带来的访问瓶颈问题,为各核之间线程级前瞻提供了一种分布式协同方式,为TLS在更多核心的处理器之上应用带来了理论与验证基础。本文对所提出的一致性协议进行了完备性进行了证明,并进行了功能验证和性能测试实验。实验结果表明在核数较少时具有和集中检测模型相似的性能,在更多核心时具有明显的可扩展优势,同时可以极大地减少重启线程次数。在此基础上,本文还提出了支持线程级前瞻的存储体系结构,在二级Cache中设置了前瞻线程恢复缓冲区解决了该一致性协议在线程切换上支持不足的问题。3.提出了一种多核片上网络中线程间数据通信性能理论分析模型,以及一种面向线程间通信的可编程片上网络结构。本文首先从宏观角度提出了一种线程间数据通信性能理论分析模型,分析了在片上网络中高优先级多播报文的通信性能特点与对其它种类报文的影响。本文的方法基于随机网络演算理论,推导得出多播报文在传播过程中的中间路由的缓存上界以及端到端的延迟上界,该模型为片上网络中数据通信的性能分析提供了切合实际的理论基础。随后,为了支持不同优先级报文,根据软件定义网络的思想,作者首次提出了一种多核体系结构中软件定义的片上网络结构,该结构将网络控制层和数据转发层分离开来。使用者可以灵活地对片上网络进行编程,根据线程间通信的需求对网络进行配置,从而提高片上网络性能。4.提出了一种高效线程级和数据级并行的同步数据触发多核体系结构。该多核体系结构基于传输触发结构,结合同步数据触发思想,具有线程级前瞻执行原理、线程级前瞻Cache一致性及存储体系结构,各核之间采用面向线程间通信的可编程片上网络,处理单元内依据本文提出的编译优化策略充分挖掘数据级并行,计算内核可以根据应用而优化配置。然后,在该多核体系结构上实验H.264一系列接口程序,得到了较好的线程级、数据级并行优化效果。实验结果表明该结构是一种适用于数据密集计算的高性能多核体系结构。当前多核体系结构已经逐步占据了各个计算领域,但是针对多核结构并行技术的有效性直接限制了这种体系结构的实用性和发展性。本文通过围绕多核结构展开一系列并行优化技术的研究,采取了软硬件协同的方式,通过设计、实验验证,获得了在各自应用场景的有效性。这些关键技术的研究,为未来多核处理器的设计与应用提供了有意义的探讨。
张妤[9]2008年在《异步RISC微处理器核设计关键技术研究》文中进行了进一步梳理处理器是计算机系统最核心的部件,同步处理器在过去几十年间获得了突飞猛进的发展。然而,随着特征尺寸的不断减小和电路规模的不断增加,时钟偏移、最坏速度、系统功耗及电磁辐射等问题日益成为同步处理器性能提高的瓶颈。因此,能较好地解决上述问题的异步处理器设计技术逐渐成为世界范围内的研究热点。我国的处理器设计刚刚起步,而异步处理器的设计则处于起步前的探索阶段。本文针对异步RISC微处理器的设计技术进行研究,采用自顶向下的方法设计实现了一款带有Booth乘法器、桶式移位器、经典5级带反馈流水线、具有中断和例外管理功能、采用四相数据绑定握手协议和匹配延迟等技术的异步RISC微处理器核。本文完成的主要工作包括:论文紧紧围绕微处理器设计中具有“异步”和“RISC”特色的关键技术进行研究。论文首先研究了异步电路设计原理,对握手协议、延迟模型、指示原则及马勒流水线等进行深入分析;然后研究了RISC单发射微处理器的特点,重点研究了指令系统、流水线组织以及中断和例外管理。论文对异步微处理器的体系结构、异步流水线结构和异步功能单元的设计进行了研究。论文在对异步流水线控制、死锁、数据相关、转移相关、中断与例外、异步功能单元设计等关键问题进行了深入研究的基础上,给出了较为详尽的设计方案。论文用异步电路硬件描述语言Balsa对所做设计进行了建模,并完成了ASIC综合。论文采用基于仿真的验证方法,从单元验证和结构验证两个方面,分别设计验证程序,对所设计的异步微处理器进行了功能验证。论文在研究、设计、建模和验证过程中针对出现的问题提出了以下一些策略或方法:论文对流水线的共有问题和异步流水线特有的新问题进行分析,在此基础上提出了一种异步流水线控制策略,该策略能对异步流水线控制问题提供较好的解决方案:针对异步电路中特有的死锁问题,论文提出了一种建立死锁模型的方法,通过该死锁模型可以快速定位死锁原因:针对RISC微处理器中所有数据相关难以考虑周全的现状,论文提出了一种基于指令事件类的数据相关彻查方法,该方法既能找到所有情况的数据相关,又有较小的彻查工作量;论文结合本设计的指令构成和流水线事件的特点,提出了一种基于指令事件类的验证程序生成方法,该方法具有针对性强、功能覆盖率高、仿真时间短等优点。实验结果表明,本文设计的异步RISC微处理器核功能正确,与对应的同步微处理器核相比,本设计既有较好的性能和扩展性,又有较高的功率效率。
王琪[10]2016年在《粗粒度可重构流水线协处理器功耗估计方法研究与实现》文中指出进入二十一世纪以来,功耗已经成为制约VLSI发展的主要因素。正确估计功耗可为功耗优化提供依据,可避免在VLSI不同层次、不同设计阶段,因功耗指标达不要求而需要的昂贵的设计修改。因而,功耗评估技术得到快速发展,形成了以模拟法和概率法为评估依据的两大类别。模拟法的优点是精度较高,但收敛速度很慢,往往以牺牲时间为代价。概率法提高了运算速度,但估计精度有不同程度的损失。后来出现的宏模型法以多元线性回归预测模型理论为基础,综合应用了模拟法和概率法的功耗估计技术,具有精度和效率折中的优势,至今主要用于片上网络和片内存储系统的功耗估计,仍处于发展阶段。本文结合粗粒度可重构处理器结构特点和功耗分析需求,研究宏模型法在可重构处理器功耗估计中应用的关键技术,对扩展宏模型法的应用范围,探讨粗粒度可重构处理器功耗估计新方法具有较大的理论意义和实际应用价值。本文的主要工作和贡献如下:一、结合粗粒度可重构处理器结构特点,提出了一种基于宏功耗模型的可重构协处理器功耗估计方法。该模型由对可重构协处理器功耗产生重要影响的变量以及反映变量对功耗影响程度的回归系数组成。模型的变量分为结构变量和应用变量,分别根据可重构协处理器体系结构特征和应用计算特征分析确定。模型的回归系数可以通过对可重构协处理器设计方案进行低层次的门级模拟分析确定。回归验证结果证明宏功耗模型变量选择的正确性。二、构建了一种采用多路选择器的可重构开关网络的二元线性回归宏功耗估计模型,该模型以对功耗产生影响的数据字位宽和开关活跃性为变量,将电压、电容、频率、工艺参数等与电路功耗有关的因素,在仿真求解回归系数时考虑。回归验证结果表明,开关网络估计值与实际值误差在10%以内。宏模型方法用于可重构开关网络功耗估计具有良好的可行性。叁、完成了用于骨传导语音增强处理的粗粒度可重构流水线协处理器的应用计算特征分析、硬件结构RTL建模和配置信息生成,以及RTL模拟。利用综合工具和后端工具完成了从RTL到GDSII的设计实现,提取门级网表和翻转率文件,为求解模型回归系数奠定基础。四、构建了可重构流水线协处理器的多元线性回归宏功耗模型,完成了模型结构变量参数和应用变量参数选择,以及回归系数求解。通过对模型的拟合程度、标准误差、回归系数显着性和共线性等几项指标的检验,证明宏功耗模型的可靠性。通过对比可重构协处理器功耗模拟值与宏功耗模型估计值验证了模型的准确性。进一步证实了采用宏功耗模型预估可重构协处理器功耗的方法是可行的。
参考文献：
[1]. 异步数据触发微处理器体系结构关键技术研究与实现[D]. 李勇. 国防科学技术大学. 2007
[2]. CAMPER：一种高效能处理器核体系结构关键技术研究与实现[D]. 高军. 国防科学技术大学. 2014
[3]. 应用定制的粗粒度可重构SoC设计方法研究[D]. 沈剑良. 国防科学技术大学. 2014
[4]. 多线程低功耗编译优化技术研究[D]. 赵荣彩. 中国科学院研究生院（计算技术研究所）. 2002
[5]. 基于数据触发的多核异步微处理器关键技术研究[D]. 石伟. 国防科学技术大学. 2010
[6]. 高性能多核处理器的低功耗片上网络研究[D]. 王俊辉. 国防科学技术大学. 2015
[7]. 低功耗微处理器体系结构的研究与设计[D]. 杨波. 西北工业大学. 2001
[8]. 面向多核体系结构的并行优化关键技术研究[D]. 刘聪. 国防科学技术大学. 2014
[9]. 异步RISC微处理器核设计关键技术研究[D]. 张妤. 解放军信息工程大学. 2008
[10]. 粗粒度可重构流水线协处理器功耗估计方法研究与实现[D]. 王琪. 国防科学技术大学. 2016
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