陆勇[1]2002年在《集成电路功能成品率模型及参数提取方法的研究》文中研究指明本文对集成电路功能成品率模型以及模型参数的提取方法进行了系统研究。主要研究结果如下： 研究了工艺缺陷引起电路故障的机理。讨论了现有的几个功能成品率模型，及其优缺点。提出了一种新的方法—相关系数法，可以用于评价成品率模型的优劣，同时克服了均方误差方法的不足。 研究并详细论述了用电学方法提取功能成品率模型参数的微电子测试结构，对该测试结构的集成电路工艺流片实验，结果表明：该测试图可以成为用于检测多种工艺缺陷状况的测试结构。 研究了基于微电子测试的双桥结构图形，功能成品率模型参数提取的优化方法。该方法可以快速有效的提取参数，进行成品率预报；本文首次引入了有效缺陷密度的概念，可方便地用于评估生产线的缺陷密度。 研究开发了一套缺陷检测系统，该仪器具有精度较高，操作方便。测试效果令人满意。 本文研究成果将对集成电路功能成品率仿真和设计的实用化有重要的推动作用。
戚苏阳[2]2013年在《版图转换算法与灵敏度新模型研究》文中认为集成电路的成品率优化一直是半导体业界关心的问题，尤其是目前硅集成电路进入特征尺寸为纳米的工艺阶段，以成品率为核心的可制造性设计成为其中的研究热点，而版图设计阶段的成品率性能更是优化电路设计和制造工艺研究的重要课题。版图的图像格式不仅是随机缺陷热点检测的基础，而且也更有利于精确计算版图的关键面积和后续版图的优化，更重要的是为集成电路成品率的提高奠定了基础。本文以提高集成电路成品率和版图优化效率为目标，结合图像处理技术提出一种将版图格式的文件转换为图像格式文件的算法。该算法以CIF命令和BMP命令为基础，不仅能实现CIF文件的图元转换为BMP图像，而且能完成整个CIF版图的转换。此外，考虑到随机缺陷分布的版图设计是减少成品率损失的有效途径，文中进一步研究了版图的布线优化问题。为了减少由冗余物和丢失物缺陷所引起的成品率损失，需要提取版图优化线网的位置信息。本文提出了一种新的短路开路灵敏度(NSOS)模型，并基于随机形状缺陷和随机形状线网实现了提取待优化线网位置的算法。部分版图上的实验结果表明，NSOS线网灵敏度模型可用于确定版图优化线网的位置，为受缺陷影响的版图优化过程提供了精确的依据，从而实现了版图优化系统性能的改进。
王乐[3]2012年在《基于图像处理技术的开路关键面积提取》文中提出集成电路是20世纪60年代发展起来的一种新型半导体器件。随着集成电路规模的不断扩大和器件特征尺寸的不断缩减，保持和改善集成电路的制造成品率成为优化电路设计和制造工艺研究的热点。集成电路的制造成品率可分为参数成品率和功能成品率两种类型，其中与局部缺陷密切相关的功能成品率的研究一直是集成电路制造业的重点。关键面积研究对芯片设计的高功能成品率要求而言是极其重要的。关键面积研究是集成电路可制造性研究领域的重要内容，关键面积在集成电路成品率和可靠性预测中发挥十分重要的作用。由于缺陷是集成电路发生电路故障的主要原因，缺陷模型与缺陷特征描述成为关键面积研究的基础。数学形态学是一门建立在严格的数学理论基础上而又密切联系实际的科学，非常适合版图中几何图形元素与缺陷形态分析和描述。本文对关键面积的研究工作是以提高成品率为最终目标，以集成电路的版图布线优化为有效手段，结合图像处理技术提出一种新的开路关键面积计算模型和提取算法，并将其应用于版图布线优化。本文基于形态学图像处理设计并实现了开路关键面积提取。首先，通过数学形态学中细化运算获取线网拓扑路径曲线；其次，借助于数学形态学中击中击不中变换识别线网边界上的拓扑路径的线端，获取线网流向轴。随后，借助于线网流向轴断开线网边界，进而提取线网流向边。再次，对线网流向边进行膨胀运算并对膨胀结果进行迭加。然后，基于数学形态学的集合运算提取迭加后的重迭区域，即开路关键区域。最后，计算开路关键区域的面积，即开路关键面积。集成电路关键面积提取为集成电路成品率的提升提供了前提条件。基于关键面积减小的版图优化是实现集成电路成品率提高的一种有效途径。本文将基于图像处理技术的开路关键面积计算模型和提取算法应用于集成电路版图优化。从开路关键面积降低的角度，基于线网宽度的调整的集成电路版图优化可以减小关键面积，进而提高成品率。从短路关键面积降低的角度，基于线间距离的调整的集成电路版图优化可以减小关键面积，进而提高成品率。基于线网参数调整的集成电路版图优化对于集成电路成品率的提升具有极其重要的意义。
马佩军[4]2000年在《集成电路功能成品率仿真与优化技术研究》文中研究说明本文对集成电路功能成品率模型、仿真技术以及功能成品率优化设计方法进行了系统研究。主要研究结果如下： 首先，研究了工艺缺陷引起电路故障的机理，在冗余物缺陷和丢失物缺陷的研究基础上，考虑了介质层针孔缺陷对功能成品率的影响，得到了针孔缺陷的故障识别算法（应用于Monte Carlo成品率仿真）和关键面积提取算法。 本文对不同种类的缺陷分别提出了相应的故障识别算法。故障识别算法是功能成品率仿真的核心技术。由于实际集成电路的复杂性，缺陷能否引起电路故障与其出现位置以及版图图形有密切关系。在局部识别导体冗余物缺陷能否引起短路故障时，考虑了实际版图图元的连接关系，消除了冗余物短路同一电连接网络图元的误判断。分别对导体冗余物引起短路、丢失物引起开路、介质层针孔缺陷引起纵向短路等故障情形提出了判别准则，并提出了有效的实现算法。 成功的开发了Monte Carlo功能成品率仿真系统。该系统综合了本文在制造缺陷模型、负二项分布随机数发生、CIF版图解码、缺陷故障识别以及MC成品率仿真策略等方面的研究结果，用超过8000行C++语言编程实现了图形界面交互式功能成品率仿真。能够在多种缺陷模式下同时对IC多个故障敏感层进行MC成品率分析并报告成品率。通过对金属微电子测试阵列和终端接口芯片XT-1的成品率仿真实例，对仿真系统进行了检验。这是迄今为止的第一个集成电路功能成品率仿真与设计系统。 本文在研究了现有关键面积计算模型及其不足之处后，首次提出了适用于一般版图图形结构的关键面积计算模型，在实际算法设计中，通过同一版图层图元连接关系的提取而避免了导体冗余物短路关键面积提取的错误情形，采用版图图元分组排序算法而提高了短路关键面积提取计算效率。针对丢失物和针孔关键面积也提出了相应的实现算法。并利用关键面积的概念，论述了Monte Carlo方法和关键面积方法在芯片故障敏感度分析中的统一性。 本文在功能成品率优化设计方法研究上取得重要结果。论述了基本优化策略，重点研究了基于局部版图布线调整的功能成品率优化方法。版图优化区域以故障敏感度为根据进行分块优选。在分块优选中，采用Monte Carlo方法进行分块版图敏感度分析，避免了关键面积方法在局部应用上的缺点，解决了局部版图优化的分块优选问题。在局部版图优化调整方法上，提出了金属互连线层成品率优化的局部线宽优化算法，并对线宽优化的特性进行了实例分析，说明了线宽优 集成电路功能成品率仿真与优化技术研究化算法的有效性和适用情形。本文还研究了基于线型调整和连线位置调整的局部版图优化技术，通过实际版图结构的关键面积特性对比说明了这两种技术的有效性。此外，还对全局版图调整的功能成品率优化进行了研究与探讨，分析了版图设计规则变化对功能成品率的影响。 研究结果表明，本文提出的功能成品率仿真与优化设计方法对成品率预报和提高是十分有效的。
姜晓鸿[5]1998年在《集成电路局部缺陷及其相关的功能成品率和电迁徙问题的研究》文中研究说明本文首先提出了对集成电路制造中局部缺陷的粒径进行分析的局部等效圆形缺陷理论，从而得到了衡量缺陷粒径模型精度的准则。其次，对真实缺陷轮廓的方向尺寸函数及其特征参数所具有的性质进行了理论分析。在此基础上，开发了一种用于真实缺陷轮廓模拟的分形插值方法，提出了一个对真实缺陷轮廓方向尺寸进行估计的新模型，并对关键面积的估计算法进行了改进。最后，对集成电路互连的电迁徙问题进行了研究，建立了与丢失物缺陷有关的IC互连线的电迁徙模型，模拟结果表明，缺陷对集成电路互连的电迁徙特性有着显着的影响。
荆明娥[6]2004年在《集成电路参数成品率的预测与优化技术研究》文中提出本文对集成电路(IC)制造过程中的参数成品率问题进行了系统的研究，主要贡献和结果如下： 在中心值设计和容差分配的基础上，提出了一种IC参数成品率的中心值设计和容差分配的耦合求解最优化方法。该方法是针对容差，和中心值p~0进行耦合设计，即同时把标称值和容差作为参数进行优化设计。算法通过中心设计和容差分配两种情况交替偶合求解，最终收敛到最优的设计值。对于一个复杂的集成电路，如果设计者对其中的物理机理或内部结构不是很清楚时，通常很难得知可接受域的几何状态的信息，因此初始值和初始容差与最优解的差距可能较大。所选择的初始值可能根本不在可接受域内部，甚至可能相差很大，或者虽然在其中，但成品率却很低，对于这两种情况，该算法均可给出最优的设计值和容差值。 尽管Monte Carlo(MC)成品率估计有很多优点，但是效率比较低，收敛速度慢，针对这一点，本文提出了一种基于均匀设计抽样的参数成品率估计方法。由于均匀设计的“均匀的布满空间”特点，因此只需要采用很少的代表点就可以得到很有效的空间搜索和成品率估计，并且对统计变量的个数不敏感。但均匀性的理论并不是很完善。因为所有均匀表的产生方法都需要选择一些关键参数，而且均匀性的度量也很复杂。因此，即使用某种算法得到一个较大数目的均匀表(空间中一系列点的集合)，衡量它的均匀性也是一个难题。文中提出了一种粗略估计均匀性的方法—密度估计，它可以在有效时间内判断点集的均匀性。为说明均匀设计估计参数成品率的有效性，文中对均匀设计和目前流行的MC方法作了系统的比较。数值实例与电路实例表明该方法不失为一种有效的参数成品率估计和优化方法。 基于对集成电路分层成品率综合效益的考虑，提出了一种新型的效益优化模型。这种模型首先根据客户对产品性能的要求构造了一个综合性能指标函数，然后根据此函数，把电路的可设计参数、分几档、分档系数作为设计参数来建立模型。并针对此模型设计了一种算法，这种算法结合有效的抽样技术—均匀设计，在可设计域内均匀抽样，以获得最佳设计值。此方法具有收敛快，精度高的特点。 响应表面模型是不去考虑模型具体的物理本质、原理和过程而建立的一种参数和特性的简法对应关系。利用这种关系可以分析特性对参数的灵敏度和它们之间的相关性。因此一直是工艺优化和器件优化的主要手段。本文在均匀试验设计的基础上给出了一种基于均匀试验设计的电路响应表面模型，同时得到了该模型在VLSI集成电路参数成品率中的优化方法。本方法首先对电路的关键参数进行扫描，集成电路参数成品率的预测与优化技术研究确定电路功能满足基本性能时的参数变化范围。在此范围内，可对电路参数进行以数论方法为基础的均匀试验设计和建立响应表面。对拟合得到的响应表面模型进行CV拟合检验，求出最佳的电路设计值。本方法适用于集成电路的工艺、器件和电路级的模拟。 在集成电路的设计中，可接受域通常是在特性空间中定义的，但需要优化的是设计参数，设计空间中可接受域的确定是参数成品率优化的难点。本文提出了一种新的IC参数成品率的全局优化算法一映射距离最小化算法。该算法在参数优化设计过程中采用了均匀设计与映射距离最小的藕合优化。由于文中距离的定义在参数空间和特性空间建立了一个桥梁作用，使得设计者在参数空间就可以得出设计值距离最优值的距离和方向。因此，每次迭代的模拟次数可以大大减少，优化过程明显加速。模拟结果表明，该算法对集成电路进行快速成品率优化设计及提高电路设计的稳定性具有较好的应用价值。关键词:可制造性设计，成品率设计，参数成品率，全局扰动，容差域，可接受域，均匀抽样，均匀试验设计，正态分布，响应表面模型
陈利生[7]2014年在《纳米工艺集成电路成品率专用测试结构设计方法研究》文中进行了进一步梳理集成电路进入纳米工艺时代以来,工艺复杂度越来越高,新材料、新器件不断被引入,制造工艺偏差的影响不断增大,这些新问题的出现给纳米工艺下成品率预测和测试结构设计带来了新的挑战。测试结构作为成品率研究的重要工具被应用在产品开发的多个阶段,如电路参数的提取、缺陷及故障的检测、版图设计规则的制定及优化、工艺设备性能的评估等。测试结构对缩短集成电路工艺开发周期、提高产品成品率、降低产品成本,都有着非常重要的作用。在前人对成品率及测试结构相关研究成果的基础上,本文进行了以下几项测试结构方面的研究工作：1.提出一种考虑置信度和估计精度的通孔链测试结构设计方法。本文为了提高参数提取的置信度和估计精度、减小通孔链测试结构设计中统计随机性对于参数提取的影响,提出通过大数定理和De Moivre-Laplace定理确定通孔链测试结构中通孔总数量和单个通孔链中通孔数量的取值范围；研究了在考虑面积优化时确定通孔总数量和单个通孔链中通孔数量的最优组合的方法。蒙特卡罗仿真和晶圆实验验证了该设计方法有着良好的性能。2.提出考虑置信度和估计精度的蛇形测试结构设计方法。本文依据大数定理和林德伯格——列维定理确定了蛇形测试结构的总面积和每个蛇形测试结构面积的合理取值范围；研究了以面积优化为导向的蛇形测试结构总面积和每个蛇形测试结构面积的最优组合的确定方法。本文改善了互连层平均缺陷密度测量的准确性和经济性,可以在给定的置信度和估计精度下,使测试结构面积配置达到最优。3.提出使用伪晶体管阵列测试结构提取栅氧化层短路缺陷密度。本文提出了与正常晶体管制造工序和结构相同的伪晶体管阵列测试结构,用于提取栅氧化层短路缺陷密度参数。伪晶体管阵列结构可以模拟正常晶体管的缺陷形成过程,而且更加容易识别栅氧化层缺陷。实验结果表明,这种伪晶体管阵列提取的群聚效应下栅氧化物短路缺陷密度用于相同工艺其他产品的成品率预测时,预测数据与电测试数据有着很好的匹配度。
刘士钢[8]2012年在《集成电路成品率的版图灵敏度模型研究》文中研究说明在深亚微米技术节点，成品率设计，尤其是版图设计阶段的成品率设计是解决可制造性问题和成品率问题的重要途径。为了减少由冗余物缺陷所引起的成品率损失，选择优先进行优化的候选线网成为版图优化过程中的一个重要课题。本文提出了一种新的短路灵敏度模型，该模型以线网为单位，反映了单位面积膨胀后的线网上该线网与周围线网间的关键面积的大小。由于本文的灵敏度模型是关于单一线网的，同时又包含候选线网周围线网的信息，因此，在优化时可以同时减少候选线网与周围线网之间的短路关键面积，提高了版图优化的效率。与以往的考虑芯片面积或者考虑基本版图的信息灵敏度模型相比，本文提出的短路灵敏度模型不仅优化效率高，而且更加适用于版图优化时待优化线网的选择。关于开路灵敏度模型，因为灵敏度模型的研究最终是为了进行版图优化设计以提高成品率，所以本文提出了考虑线网优化空间的开路灵敏度模型。该模型综合分析了线网进行优化的必要性和可能性，可以确保选取的优化位置能够进行高效的版图优化。
朱椒娇[9]2013年在《集成电路随机缺陷成品率预测技术研究》文中提出随着集成电路产业进入纳米工艺时代,由随机缺陷造成的成品率问题越来越严重。巨额的生产成本和更短的上市周期,要求在产品设计阶段就能对成品率做出快速而准确的预测,并能通过改进设计提高成品率。本文围绕随机缺陷成品率预测技术,通过如下工作对成品率预测的准确性和有效性进行了改进：1.针对化学机械研磨工艺特有的划痕缺陷,引入一种线形缺陷模型。使用圆缺陷模型对示例版图提取得到的平均关键面积是线形缺陷模型的2倍多。通过对粒子缺陷和线形缺陷分开建模并计算对成品率的影响,提高了成品率预测的精度。2.针对曼哈顿版图,提出一个新的关键面积数学模型。通过分析证明,得到曼哈顿版图的关键面积是一个关于缺陷尺寸的分段二次函数,并给出了求函数系数和分界点的方法。3.结合2中提出的关键面积数学模型,对传统的多边形算子方法进行改进。通过有效选择缺陷尺寸并提取关键面积,得到连续的关键面积值。避免了不必要的关键面积提取,消除了传统方法的积分误差。实验证明改进的多边形算子方法相较于传统方法能够最多提升24.24%的精确度或者减少59.7%的计算成本。4.提出了一种动态提取局部关键面积的方法。成品率驱动设计通过局部替换标准单元或者修改金属互连线来优化关键面积,触发了大量的关键面积重计算。动态提取法通过最小化关键面积的重新计算区域和消除区域之间的相关性,减少了重新计算关键面积的时间成本,提高了成品率驱动设计的有效性和可行性。
叶翼[10]2013年在《集成电路成品率预测技术与面向成品率的设计》文中研究指明随着集成电路纳米时代的到来,制造工艺复杂度的爆炸式增长使得成品率预测和面向成品率的设计成为研究热点。成品率与制造成本直接相关,成品率预测技术使得设计者和生产者在生产之前就能够预估最终的成品率与成本,从而避免了盲目投产的项目风险。进一步地,设计者和生产者还能够在成品率预测技术的指导下,分析成品率丢失的原因,从而优化版图设计与工艺流程。论文围绕集成电路成品率预测技术和面向成品率的设计,对新的工艺流程与设计方法对成品率带来的新问题以及如何在设计时处理这些问题开展了研究与实践。论文的主要内容和创新点如下：1)开发了一款面向成品率的掩模设计软件平台。研究了如何在掩模设计阶段考虑与避免晶圆切割对成品率影响,完成了面向成品率的掩模设计软件平台的研发工作。软件平台已在国内集成电路制造厂商的生产中投入了使用。2)结合1),提出了考虑晶圆切割和随机缺陷的掩模设计方法。此方法额外考虑了芯片因为随机缺陷引发的成品率丢失,避免了随机缺陷成品率较低的芯片由于晶圆切割导致的进一步成品率丢失。与最小化掩模面积的方法和只考虑晶圆切割的方法相比,实验中此方法在满足MPW各项目芯片需求产量的前提下分别减少了15.22%和7.14%的晶圆数量。3)结合1),提出了支持芯片受约束限制的掩模设计方法。通过对芯片进行层次化分组和在目标方程中引入芯片位置的惩罚项,避免了指定芯片之间的切割冲突,减少了由晶圆切割导致的成品率丢失。4)改进了线形缺陷的关键面积提取模型。新的平坦化工艺导致了大量的线形缺陷,而线形缺陷的成品率预测依赖于其关键面积提取模型。改进模型由于考虑了版图中短线条的线端效应,可适用于一般版图图形的关键面积提取。对于包含大量短线条的示例版图,改进模型下提取的平均关键面积精确度提高了16.90%。此项改进能够为面向成品率设计提供更准确的反馈。5)提出了记忆体电路的缺陷分析和成品预测的方法。记忆体主导了芯片的成品率,为了提高其成品率而加入的冗余单元则给记忆体的成品预估带来了困难。该方法通过对线上缺陷的动态和即时分析,可在电学测量之前预估记忆体是否为成品,不但缩短了测试时间,而且由于问题的提前发现,降低了生产成本与项目风险。该方法已被国内集成电路制造厂商采纳,并在其专利中引用。
参考文献：
[1]. 集成电路功能成品率模型及参数提取方法的研究[D]. 陆勇. 西安电子科技大学. 2002
[2]. 版图转换算法与灵敏度新模型研究[D]. 戚苏阳. 西安电子科技大学. 2013
[3]. 基于图像处理技术的开路关键面积提取[D]. 王乐. 西安电子科技大学. 2012
[4]. 集成电路功能成品率仿真与优化技术研究[D]. 马佩军. 西安电子科技大学. 2000
[5]. 集成电路局部缺陷及其相关的功能成品率和电迁徙问题的研究[D]. 姜晓鸿. 西安电子科技大学. 1998
[6]. 集成电路参数成品率的预测与优化技术研究[D]. 荆明娥. 西安电子科技大学. 2004
[7]. 纳米工艺集成电路成品率专用测试结构设计方法研究[D]. 陈利生. 浙江大学. 2014
[8]. 集成电路成品率的版图灵敏度模型研究[D]. 刘士钢. 西安电子科技大学. 2012
[9]. 集成电路随机缺陷成品率预测技术研究[D]. 朱椒娇. 浙江大学. 2013
[10]. 集成电路成品率预测技术与面向成品率的设计[D]. 叶翼. 浙江大学. 2013