胡永华[1]2001年在《深亚微米理论及IP核设计技术的研究》文中提出IP（Intellectual Property）是集成电路知识产权的主体，它关系到国家的经济安全和国防安全。随着集成电路制造工艺的发展，深亚微米效应理论及IP核设计技术越来越受到理论界和工业界的广泛关注。本文基于国家自然科学基金资助项目“深亚微米超高速多媒体芯片设计理论的研究”（项目编号：69876010）、国家教委博士点基金资助项目“高速多媒体数据混合技术的研究”（项目编号：98035901）和国家“九五”重点科技攻关项目“8位微处理器高层语言描述的研究”（项目编号：97-758-01-53-07），重点对相位抖动理论、接口类IP核、多媒体类IP核、微处理器类IP核设计进行了深入的研究。论文的主要工作和取得的成果如下： 1．制定了PCI总线接口内侧主PCI（PCI Master）总线协议和从PCI（PCISlave）总线协议，提出了我国第一个符合VSIA标准的PCI内侧总线协议。内侧协议中包含了PCI总线接口叁级缓存的考虑，叁级缓存的设计提高了PCI总线接口的数据传输速度、节约了使用PCI总线的时间。 2．讨论了PCI总线接口IP核的设计方法。这是一个包括从PCI、主PCI和PCI仲裁器的完整的PCI接口电路，系统级设计中提出了电路复用和从PCI优先的设计思路；算法级设计中提出了基于多状态机结构的从PCI设计方法、基于静-动态混合仲裁算法的PCI仲裁器设计方法。异常情况下的状态机软着陆、叁级缓存，甚至状态编码方式等都对其他大型接口电路的设计有直接的借鉴意义。 3．讨论了IIC总线接口IP核的设计方法。提出了PCI-IIC桥的结构，使IIC外设得以方便地挂接在PCI总线上；提出了虚拟控制的概念，为程序员留出了更多的空间。 4．讨论了多媒体图形、影象和硬件光标数据的融合技术，提出了一种基于串-并行拓扑结构的新型融合技术。为提高融合效率和数据传输速度，提出了内部数据存储区的动态存储算法，设计了与融合技术配套的光栅操作编码，以及存储区锁定算法。 5．讨论了颜色空间转换IP核的设计方法。提出了基于参数化高基乘法算法的设计方法，采用乘法单元复用的设计结果将在两个时钟周期内完成YUV向RGB的颜色空间转换。 6．讨论了八位CISC微处理器IP核的设计方法。提出了执行周期复用的指令分解、指令寄存器与步长计数器联合译码，以及多时钟同步的控制流设计方法；进而从时间和状态空间两个角度深入讨论了控制流设计中状态机和多时钟两种常见体系结构的异同。11 合肥工业大学博士学＆论义 7．讨论了中断电路 ＊ 核的设计方法。提出了中断执行周州复川、寄存器模型设计中断标识信号的中断电路实现方法。 8．建立了相位抖动的软件仿真环境。传统的时序仿真都是确定型的，而相位抖动的软件仿真环境是一种随机处理方式，它最接近真实的物理世界。相位抖动软件仿真环境的建立为研究数字电路相位抖动的传输特性、忍受范围、时间余量预算等建立了基础。 9．针对相位抖动的高斯分布和多高斯分布．提出了选择锁相环IP 核的判据。理论计算结果通过了相位抖动软件仿真环境的验证。
沈戈[2]2002年在《基于IP核的SOC设计方法及其应用的研究》文中研究说明集成电路的制造工艺技术依然按照摩尔定律保持着每18个月集成度翻一番的速度增长着。但是IC设计能力的增长已经远远落后于集成度的增长速度。面对市场中不断缩短的产品开发周期和深亚微米的制造工艺要求，SOC设计方法学已经成为集成电路设计工业最好的解决办法。 本文详细研究了SOC设计方法学的设计流程，验证和测试方法。对T2181 DSP处理器的体系结构和流水级分配进行了详细分析和设计。论文在SOC设计方法学的指导下，以IDMA部件IP核为例，按照IP核设计规范流程，对IDMA部件IP核的设计过程进行了详细描述。最后按照SOC设计方法学的理论，对T2181中所有IP核进行了集成和测试。 论文在研究了SOC设计方法学的基础上，将SOC设计方法学的理论充分的应用到设计数字信号处理器的工程实践中，成功的设计完成了一个全兼容于ADSP21XX系列(美国Analog Device公司的16位定点DSP处理器)指令集的数字信号处理器T2181。T2181 DSP处理器为国内首次采用全正向的设计方法完成的数字信号处理器设计。我们对T2181 DSP处理器具有完全自主的知识产权。 另外，在设计工程中，本文按照IP核设计原则对ADSP2181 DSP处理器内部的总线结构进行了大范围的改造，同时采用了“总线仲裁”和“延时操作”两种控制机制，使设计的软核T2181更适合于SOC集成。
高腾飞[3]2006年在《异步串口通信模块硬IP核的设计与验证》文中指出基于0.35μm SiGe CMOS工艺，本文设计了一款通用异步接收／发送器(UART：Universal asynchronous receiver／transmitter)的硬IP(Intellectual Property)核。电路采用半定制方法设计，设计流程包括物理综合、版图的物理实现、验证和功耗分析。串行通信中信号传输的失真度较小，从而能够在距离很远的两个系统之间传递数据。通用异步接收／发送器是用于串行通信的一种集成电路，包括发送模块(并转串)和接收模块(串转并)，实现数据在串行和并行之间来回转换。该模块还可以作为硬IP核应用于微处理器接口的设计中。随着半导体制造工艺特征尺寸的减小和数字集成电路设计复杂度的提高，互连线延迟效应在设计中显得越来越重要了。采用物理综合解决了深亚微米工艺条件下线负载模型精度降低的问题。本文给出了传统设计流程中逻辑综合的诸多限制并讨论了在已知物理信息的条件下连线估计的准确度是怎样提高的。在超大规模集成电路(VLSI)设计中，物理实现是指把硬件结构转化为几何版图的过程。基于CMOS 4层金属的工艺，设计了UART硬IP核的物理版图。在标准单元布局完成后，由版图工具插入时钟树。布线完成后，提取实际的延时信息并反标到静态时序分析工具Prime Time进行静态时序分析。在提交流片数据之前需进行LVS(layout versus schematic)和DRC(design rule checking)检查。功能验证和仿真在ASIC设计中始终扮演着十分重要的角色。UART硬IP核的验证分为两类：动态仿真和静态验证。在动态仿真中，总线功能模型BFM(BusFunction Model)用来模拟处理器的接口。本文重点讨论了UART硬IP核的静态验证方法(包括形式验证和静态时序分析)。形式验证是用数学的方法来比较两个逻辑功能是否一致。静态时序分析，在某种程度上可以说是ASIC设计中最重要的一步，布局布线之前和之后都要对网表进行静态时序分析。低功耗成为芯片设计的一个重要目标。设计者需在设计的各个环节中考虑低功耗优化的问题。文中对集成电路功耗的各个组成部分进行了建模，并用Synopsys公司EDA工具PowerCompiler和Nanosim对功耗进行了分析。实验得到的硬IP核最长路径时延为8.4ns，平均功耗(50MHz)约为7mW，核心面积为0.18mm~2，加上PAD进行流片测试的芯片总面积约为0.8mm~2。
谷鑫[4]2013年在《YHFT-Matrix DSP向量存储器的设计及IP软核化》文中指出随着计算机技术和集成电路工艺的发展,微处理器的主频越来越高,中央处理单元(CPU)计算能力的增长远远超过了存储器性能的增加。CPU与存储器之间性能差异的“存储墙”问题已成为制约微处理器整体性能进一步提高的瓶颈。而在面向无线通信、图像处理等流媒体应用的向量处理器中,存储墙的问题尤为严重。如何为向量处理器中的向量处理单元提供更为灵活和高效的向量数据访存方式,发挥向量处理单元的计算能力,扩展向量处理器的应用范围及其在片上系统(System-on-Chip,SoC)上的集成是设计高性能向量处理器、提高其市场竞争力的关键。YHFT-Matrix是国防科学技术大学自主研发的一款面向软件无线电(Software Defined Radio, SDR)应用的高性能向量数字信号处理器内核；本文针对YHFT-Matrix内核体系结构及其无线通信相关算法的访存特点,对其片上大容量向量存储器(Vector Memory,VM)及其参数化IP (Intellectual Property)设计展开研究,针对向量访存的效率和灵活性面临的问题,提出了基于SIMD结构的向量访存指令集和向量存储器总体方案,设计实现了支持多宽度SIMD向量数据条件访问和非对齐访问的VM,包括VM中的译码、向量地址计算、向量访存仲裁、数据写回对齐等访存流水线功能模块的逻辑结构。在此基础上,根据YHFT-Matrix IP软核的应用多样性设计需求,提取VM的设计参数,实现了SIMD宽度和存储体容量可配置的参数化IP设计,其中VM IP的SIMD宽度N可设计为2、4、8或16四种配置,向量存储体容量设计为16KB或64KB两种配置。最后对VM IP软核进行了模块级、系统级功能验证和逻辑综合。实验结果表明,在各种设计参数配置情况下VM IP功能正确,满足设计要求；在TMSC的45nm工艺下,达到了700MH的工作频率,最大配置下能同时为向量处理单元(VPU)提供717Gbps的向量访存带宽、357Gbps的DMA数据访问带宽和45Gbps的标量访存带宽,很好满足了向量存储器运算部件对数据吞吐率和访存性能的较高要求。
刘功杰[5]2002年在《面向SoC的软硬件划分算法研究及IP软核的设计与实现》文中进行了进一步梳理随着集成电路技术的发展，芯片的集成度突飞猛进，原来由微处理器、协处理器和多块其他外围芯片组成的系统，可以集成在一块芯片内实现，这种一块芯片集成一个系统的技术，叫做系统集成芯片(SoC，System-on-Chip)技术。 SoC技术受到了计算机界和电子工程界的普遍重视，其发展也是日新月异。 针对SoC技术的研究主要集中在3个方面：软硬件协同设计、IP核的生成与复用、深亚微米集成电路设计。本文对其中的两个既比较独立又相互联系的子课题，软硬件划分和IP核的设计与实现，进行了研究。 软硬件划分是软硬件协同设计的关键技术之一，从算法角度讲，该问题是一个NP完全问题，传统算法无法很好地解决，本文在考虑各种因素之后，选择了遗传算法，给出基于遗传算法的解决方案，并根据遗传算法和软硬件划分两者的特点，在算法中引入了模拟退火和按概率选择父个体两种技术。结果表明，算法有效地解决了软硬件划分问题，稳定性好、效率高，模拟退火和按概率选择两种技术的引入，进一步提高了算法效率、保证了算法的自适应性及结果的全局最优性。 IP核的设计与实现是进行SoC集成的基础，SoC的特征之一就是使用第叁方提供的IP核。本文完成了遵循WISHBONE总线标准的字符型LCD控制器、定时／计数器、DMA控制器3个IP软核的设计。在设计过程中，重点解决了LCD与微处理器的时间同步问题和DMA控制器的测试问题。
周干民[6]2005年在《NoC基础研究》文中研究指明随着半导体工艺技术的发展,集成电路设计者能够将越来越复杂的电路功能集成到单硅片上,并最终在20世纪90年代中期开发出SoC(System on Chip,系统芯片)。SoC代表着集成电路向集成系统转变的大方向。SoC通常指在单一芯片上实现的数字计算机系统。该系统应包含两个基本部分:硬件部分和软件部分(主要指操作系统)。SoC是在ASIC的基础上发展起来的电路,又与ASIC完全不同,具有很多独特的优点,是当代集成电路体系结构的主流。 总线结构是SoC的主要特征。总线由于可以提供高性能的互连而被广泛运用。然而随着半导体工艺技术的持续发展,出现了一些与总线相关的问题,主要表现为下面两个方面: (1) 有限地址空间和无法支持两对及以上用户同时通讯等结构性问题 随着电路规模越来越大,片上集成的单元越来越多,数据处理量也越来越大,总线结构的可扩展性差的问题就越来越突出:虽然总线可以有效地连接多个通讯方,但地址资源总是有限的。有限的地址资源将成为扩大电路规模的瓶颈。另外虽说总线由多用户共享,但一条总线是无法支持一对以上的用户同时通讯的,传统总线结构的时间资源利用率是很低的。 (2) 单一时钟同步问题 总线结构要求全局同步,但是随着工艺特征尺寸越来越小,工作频率迅速上升,达到10GHz以后,连线延时造成的影响将严重到无法设计全局时钟树的程度。而且由于时钟网络的的庞大,其功耗将占据芯片总功耗的大部分。由单一系统时钟同步全芯片的工作将极其困难。 因而,1999年左右几个研究小组提出了一种全新的集成电路体系结构——NoC(Network on Chip),其核心思想是将计算机网络技术移植到芯片设计中来,从体系结构上彻底解决总线架构带来的问题: (1) NoC不仅具有良好的空间可扩展性,还提供了很好的并行通讯能力,势必将成为替代总线通讯方式的一种理想的解决方案; (2) NoC以分组交换作为基本通讯技术,采用全局异步一局部同步(Globally Asynchronous Locally Synchronous,GALS)的通讯机制:每一个资源节点都工作在自己的时钟域,而不同的资源节点之间则通过通讯节点进行异步通讯,从而很好地解决了单一时钟同步的问题。 目前,NoC尚处于早期研究阶段,还没有任何使用NoC概念研制的真实系统。但是,从计算机发展的历史可以看到,从单机到网络的发展是必然的趋势,NoC必将是SoC之后的下一代主流技术。现在大力开展NoC的基础理论研究是十分必要的。 本论文研究NoC的基础理论问题,尤其是网络分配问题和嵌入式接口问题。
张建民[7]2003年在《面向SoC的USB控制器及通用IO控制器的IP核设计与实现》文中研究指明随着集成电路技术的发展，芯片的规模突飞猛进，原来由微处理器、协处理器和多块其他外围芯片组成的系统，可以集成在一块芯片内实现，这种一块芯片集成一个系统的技术，称为系统集成芯片(System-on-a-Chip，SoC)技术。系统集成芯片技术受到了计算机界和电子工程界的普遍重视，其发展也是日新月异。 SoC芯片的集成度越来越高，运行频率越来越快，面市时间越来越短，为了实现这样的系统，设计者越来越依赖于IP核的重用。IP核在SoC设计中的地位举足轻重，被看作是SoC大厦的地基。而面向设计重用的IP核设计方法几乎涵盖了集成电路设计中的所有经典课题，包括测试、验证、模拟、低功耗等，但它又不仅仅局限于此，还引入了更多的新的研究领域和课题。 通用串行总线(USB)和通用IO接口(GPIO)控制器是SoC芯片中非常重要的两种外围接口控制器。本文设计实现了USB控制器及GPIO控制器IP软核、固核与硬核。GPIOIP核已集成在Estarl嵌入式微处理器中一次流片成功，经过测试功能正确。而USB IP核预计在明年集成在SoC中投片。 本文采用并行循环冗余校验(PCRC)技术解决了USB IP核中循环冗余校验的实现问题，设计了PCRC16和PCRC5模块，降低了实现难度，并取得了较大的硬件加速。 本文在USB IP核中设计实现了可配置端点数和可配置存储器容量技术，在综合前通过宏定义设置，并且基于FPGA实现对可配置端点数技术进行了性能分析与评价。两个可配置特性增强了USB IP核的可伸缩性以及对不同层次和规模的SoC平台的适应能力。 本文提出了采用可配置总线接口IP核和总线适配器提高IP核重用性的方法，并且应用于USB IP核的设计中，实现了可配置总线接口USB IP核，设计并验证了叁种总线适配器：WISHBONE、AMBAAPB、典型μ Processor接口，从而显着提高了USB IP核的可重用性，使其能够灵活地应用于不同片上总线的SoC芯片。并且基于FPGA实现完成了对叁种总线适配器的性能分析与评价。 本文采用直接存储器访问(DMA)技术解决了GPIO IP核中高速数据传输的问题，在IP核内集成了与DMA控制器进行数据传输的控制逻辑，并且采用“串入并出”技术提高了数据吞吐率。在实际芯片上进行测试的结果表明，数据传输率可达30MBps以上。 静态时序分析是保证SoC设计成功的一项关键技术。本文提出了一种修复保持时间和移除时间违反的方法，该方法修复了Estarl嵌入式微处理器中的时序违反，保证了Estarl的投片成功。并且将该方法应用于USB和GPIO IP核的设计流程中，取得了良好的结果。 本文的工作和已取得的成果对于系统集成芯片领域的IP核设计和重用技术具有实践意义和研究参考价值。
齐海鹏[8]2005年在《孤立词汇语音识别IP软核设计技术研究》文中认为随着数字信号处理技术、集成电路设计与制造技术的快速发展,语音识别的应用已受到业界和用户日益广泛的关注,语音识别SOC也随之应运而生。本文重点研究孤立词汇语音识别IP软核的设计和验证技术。 本设计中采用的是VQ算法。该算法实现语音识别的优点是识别速度快,在码本数量很大的情况下,仍然能够实现实时识别。而且VQ识别算法需要的码本存储空间很小,这样就极大的减小了存储器空间开销。本论文在综合考虑识别率和识别速度的约束条件下,研究该算法与硬件实现的对应关系。 本文主要以状态机的形式对硬件电路建模,并且在优先满足识别率的条件下,尽量减小电路规模和设计难度。在LPC参数提取时选择易于用硬件实现的舒尔算法;在初始码本选择时采用改进的随机码本选取法替代流行的K均法。 本文完成了以下工作:基于IP的SOC设计方法学研究、孤立词汇语音识别的基本原理、VQ算法实验验证、硬件电路的设计和验证。
孙天亮[9]2003年在《叁端口Ethernet接口IP核的设计、验证方法研究及IAD专用SoC的研制》文中研究说明本论文的研究内容来源于国家“909”工程单位深圳市中兴集成电路设计有限责任公司资助项目——“基于AHB总线的叁端口Ethernet接口模块IP软核设计”。本论文主要围绕叁端口Ethernet接口模块IP软核的设计及其验证方法开展研究与讨论。本文侧重于应用研究，研究对象包括： 1)交换结构；2)叁端口Ethernet接口模块IP核的设计；3)叁端口Ethernet接口模块IP核的功能验证方法；4)IAD专用SoC芯片的设计方法及结构。本文的主要研究工作及创新之处可概述如下：1. 提出了一种与VOIP应用相匹配的交换结构——OSMSFV交换结构，其原理非常简单，适用性也比较好。这种交换结构在满足VOIP所要求的交换容量、转发速率等要求的同时，降低了实现复杂性，从而使得最终的设计具备高效简洁的优点。2. 提出了叁端口以太网接口模块IP核的整体设计方案；提出了以太网端口设计方案及以太网接收、发送部分的结构设计，专用DMA的结构设计；以微码设计方法实现的以太网状态机，具有设计周期短，调试难度低等优点。3. 控制及处理方法方面的创新包括：（1）制订了叁端口以太网接口模块IP核对VLAN包和非VLAN包的路由规则。（2）接收队列伸缩缓冲流量控制方法、VLAN帧处理机制、优先级处理机制。（3）针对输入队列的仲裁选取提出了动态优先级控制技术。4. 针对叁端口Ethernet接口模块IP核的功能验证方法的创新有：(1) 结合混合水平表及拟水平法将正交表试验设计方法引入到以太网状态机的验证方案中，有效地提高了验证效率。(2) 根据对端口状态图的理论分析提出了一种验证以太网状态机所有端口状态和状态转移的方法，该方法不受端口数目的影响，可大幅度缩小验证空间。5. 提出了一种IAD专用SoC芯片方案。该方案以AHB总线作为片上互连总线，便于各IP核的集成。根据IAD应用的要求确定的SoC芯片方案具有极强的针对性。<WP=6>叁端口Ethernet接口模块IP软核已设计成功，设计成果通过了功能仿真测试和可综合性测试，并已集成在IAD专用SoC芯片ZCP310A中。同时，功能仿真测试表明本文提出的IAD专用SoC芯片方案是可行的。
游国福[10]2006年在《电荷泵锁相环设计及其IP实现技术研究》文中认为随着时钟频率的不断提高,微处理器的性能受锁相环的影响越来越大,锁相技术已经成为当代微处理器的核心技术之一。电荷泵锁相环以其易于集成、低功耗、低抖动、无相差锁定等优点,得到了广泛的应用。本文根据JX高性能微处理器研制工程的需要,设计了一款高性能低噪声的电荷泵锁相环。该文深入研究了叁阶电荷泵锁相环的设计理论,提出了该叁阶电荷泵锁相环的优化设计方案,成功设计实现了叁阶电荷泵锁相环电路并应用于JX高性能微处理器中,JX微处理器的成功投片及应用证明,本文所设计的电荷泵锁相环性能稳定,功耗低、抖动小,实现了无相差锁定。论文重点讨论并解决了电荷泵锁相环设计中的下述问题:1)鉴频鉴相器的优化设计以降低其死区;2)采用带压控跟随器的新型电荷泵解决了过冲问题、抑制了电荷分享效应;3)使用二阶无源RC环路滤波器降低了输出纹波,并对滤波器参数进行了优化设计;4)采用改进的差分对称负载结构的振荡器、设计了偏置电压产生电路和等摆幅输出电路,降低了压控振荡器的噪声;5)在锁相环设计中新增了失锁检测电路,提高了电路的稳定性。文中采用SMIC 0.18um CMOS工艺,设计实现了叁阶电荷泵锁相环,其芯片面积为910um×178um。对锁相环进行了投片测试,在锁相环1.8V电源线上噪声的幅度约为350mV条件下测量结果表明,周期抖动的Pk-Pk值为319.5ps,稳定输出频率最高可达600MHz。论文还对电荷泵锁相环的IP核进行了详细的设计,建立了锁相环的Verilog功能模型、物理模型、时序功耗模型,探讨了电荷泵锁相环IP核的测试模型,详细阐述了IP核的交付信息。
参考文献：
[1]. 深亚微米理论及IP核设计技术的研究[D]. 胡永华. 合肥工业大学. 2001
[2]. 基于IP核的SOC设计方法及其应用的研究[D]. 沈戈. 西北工业大学. 2002
[3]. 异步串口通信模块硬IP核的设计与验证[D]. 高腾飞. 电子科技大学. 2006
[4]. YHFT-Matrix DSP向量存储器的设计及IP软核化[D]. 谷鑫. 国防科学技术大学. 2013
[5]. 面向SoC的软硬件划分算法研究及IP软核的设计与实现[D]. 刘功杰. 中国人民解放军国防科学技术大学. 2002
[6]. NoC基础研究[D]. 周干民. 合肥工业大学. 2005
[7]. 面向SoC的USB控制器及通用IO控制器的IP核设计与实现[D]. 张建民. 国防科学技术大学. 2003
[8]. 孤立词汇语音识别IP软核设计技术研究[D]. 齐海鹏. 合肥工业大学. 2005
[9]. 叁端口Ethernet接口IP核的设计、验证方法研究及IAD专用SoC的研制[D]. 孙天亮. 电子科技大学. 2003
[10]. 电荷泵锁相环设计及其IP实现技术研究[D]. 游国福. 国防科学技术大学. 2006
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