摘要：随着现在在集成电路(IC)芯片广泛应用于电子信息系统、产品质量要求日益提高、超大规模集成电路(VLSI)制造工艺的不断进步、越来越多的知识产权(IP)核被集成到一个芯片上的大趋势下。测试数据量急剧增长，庞大的测试数据对昂贵自动测试设备(ATE)的存储性能、I/O通道数和频率提出更高的要求，同时增加了测试应用时间，目前测试数据压缩技术是解决测试数据量问题的一种有效方法[2]。
关键词：超大规模集成电路；测试数据；自动测试设备；测试数据压缩技术
1.引言
随着集成电路的复杂程度不断提高，测试已经成为迫切需要解决的问题，对于每一个电路，不同的测试生成方法所产生的测试数据和测试图形是不同的，高质量的测试是应该用进行可能少的数据测出尽量多的故障，衡量测试质量或效率高低的就是故障覆盖率FC（Fault Coverage）。在大型的集成电路中优化的指标有四项，速度、面积、功率和可测性。但是无论哪一项指标，其中庞大的测试数据都是影响其性能的主要原因之一。
测试数据量过大主要是因为电路与系统的速度、性能和复杂程度日益提高以及元器件集成度增加使得测试数据量剧增，测试数据量过大会带来以下这样的问题：首先，测试设备需要比较大的存储容量来存储这些向量；其次测试时间会越来越长因而测试成本随之剧增；第三我们所使用的测试芯片的I/O数目有限，测试设备的通道量、吞吐能力和速度也有限，测试数据量过大会使得测试过程中的难度和复杂程度大大加剧，同时为了提供全速测试，测试设备的频率也需要提得非常高。所以对于大量测试数据压缩的研究已经成为现在很多学者争相研究的重点，其中测试数据压缩主要分为测试激励压缩和测试响应压缩。
2.测试分析过程
SoC测试主要包含数字、模拟、RF和存储器测试，我们在本章主要针对数字测试进行描述。测试的目的主要是检查电路设计和制造的正确与否，测试电路的一般过程是，先建立描述电路的“好”或“坏”的模型，然后设计出能检验电路“好”或“坏”的测试数据，再把数据施加在被测电路上，观察检验输出结果分析是否与理想结果一致。电路测试过程中用专业术语表达就是：先电路建模，然后测试图形（Test Pattern）生成，再测试施加（Test Application），接着测试响应（Test Response）分析，最后得出测试通过与否。如图1表达了上述的测试分析整个过程。
3.测试数据压缩的方法
在SoC测试数据压缩方面，国外杜克大学、弗吉尼亚大学、伊利诺伊州立大学、德克萨斯大学奥斯汀分校、宾夕法尼亚大学、佐治亚理工大学、日本九州工业大学等；国内中国科学院计算所、清华大学、合肥工业大学、电子科技大学、国防科技大学、西安电子科技大学等从测试向量压缩和测试响应压缩方面入手展开深入研究。
按照压缩的结构不同可分为时间压缩空间压缩和混合压缩，时间域压缩器在 BIST中研究的比较成熟，像线性反馈移位寄存器(LFSR)、多输入移位寄存器(MISR)，细胞自动机等常用作时间域压缩器[3]。在时间压缩中，国内中科院计算所李晓维教授提出了应用变尾缀编码压缩的测试资源划分方法等，北京大学方昊等人提出了双游程编码的无关位填充算法，合肥工业大学梁华国教授提出了混合定变长码的测试压缩方案、共游程码的测试数据压缩方案、共前缀码的测试数据压缩方案等，哈尔滨工业大学的俞洋教授提出了基于变游程编码的测试数据压缩算法等，国防科技大学吴铁彬教授等人提出了基于块融合和八值编码方法等[1]。
常见的响应压缩器还包括“1”计数法、奇偶测试、跳变次数压缩、症候群计算、特征分析。其中特征分析法是最常用的测试响应压缩，特征分析法多采用线性反馈移位寄存器、多输入特征寄存器和异或网络等[2]。1计数压缩方式是指统计响应中1的个数，而转移计数压缩方式与1计数压缩方式类似的，不过这种方式计数的是响应从0跳变到1或者从1跳变到0的个数[4]。
特征分析技术是现今最为流行的响应压缩技术，这种技术与循环冗余校验技术相似。特征分析技术分为两种：串行特征分析技术和并行特征分析技术。串行特征分析技术适用于待测电路只有一个输出端，而并行特征分析技术可以对多输出电路进行压缩，多输入特征寄存器是实现并行特征分析技术的关键。基于 MISR 的特征分析技术是今天最为广泛使用的压缩技术，其实是一种基于 LFSR 结构的压缩技术，在数学层面上理解其实是进行了除法运算，就是将整个输出响应的多项式除以特征多项式，最后得到的余数存在 MISR 中，也就是这种方式得到的特征值[5]。
4.结语
作为当前世界经济竞争的焦点产业，我国的集成电路产业起步晚、发展快，具有高品质自主专利的集成电路是我国经济可持续健康发展的命脉，是社会主义社会进步的基础，是增加我国在国际竞争上的重要筹码，更是保障我国国防安全的核心力量。然而，集成电路产业链的快速发展需要优秀的专业性芯片测试工作做支撑，因此，专业化的芯片测试工作是我国集成电路产业发展道路上急需解决的问题之一，该领域的研究课题已经成为国内众多学者专家的重点研究对象。
参考文献
[1]郭琨.基于片上系统低功耗测试的编码压缩技术研究[D].北京工业大学,2016.
[2]D.Xiang and Z.Chen,Selective Test Response Collection for Low-Power Scan Testing with Well-Compressed Test Data,2011 Asian Test Symposium,New Delhi,2011,pp.40-45.
[3]成永升.基于扩展相容性扫描树的低测试响应数据量方法研究[D].湖南大学,2008.
[4]Lien,W.-C.,Lee,K.-J.,Hsieh,T.-Y.,et al.Counter-Based Output Selection for Test Response Compaction[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems: A publication of the IEEE Circuits and Systems Society,2013,32(1):152-164.
[5]张玲.数字电路测试激励压缩研究[D].湖南大学,2013..
作者简介：：王东旭（1995.12-），女，黑龙江省哈尔滨人，哈尔滨市南岗区黑龙江大学，电路与系统专业2017级，研究生，研究方向：电路与系统；
通讯录作者：胡靖（1974.09-），女，黑龙江省哈尔滨人，博士，研究方向：SoC系统设计。
论文作者:王东旭 胡靖
论文发表刊物:《知识-力量》2019年8月25期
论文发表时间:2019/5/13
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