陈骥[1]2001年在《基于RTL描述的组合电路自动测试生成技术研究》文中研究说明集成电路设计已经广泛使用HDL硬件描述语言作为输入，RTL（寄存器传输级）电路描述介于行为描述和逻辑门级描述之间，既具有电路功能的信息，又能体现电路具体结构实现，这使得基于结构的电路测试方法有可能在RTL级进行推广或改造，同时，行为级的测试方法也有可能与基于结构的测试方法相结合，产生新的测试方法。 近年来，国际上涌现了许多基于结构的或基于行为的RTL测试方法，它们基于各种不同的故障模型和测试理论，取得了一些比较好的效果，但是，都没有得到普遍的接受。过去，国内对电路测试的研究主要集中在门级测试，对RTL测试的研究才刚刚开始。 本文利用RTL电路描述的功能和结构信息，通过对组合电路RTL描述中信号线矢量特点的分析，提出了一种利用矢量特性简化测试的测试方法。该方法以结构测试的测试技术为基础，把功能描述和结构测试生成方法结合，为RTL级电路的测试提出了一些新的思路。 在RTL组合电路结构分析的基础上，本文提出了基本相似电路（BSC，BasicSimilar Circuit）的概念，BSC是通过对电路中信号线矢量位宽的压缩而构造的电路，缩小了电路规模。原电路的测试集可以由BSC的测试集通过一定映射方法得到，从而提高ATPG的效率。通过实验比较和在存储性故障测试生成上的应用，这种测试方法的优点得到了验证。 本文还介绍了一个针对ISCAS 85/89 Benchmark，用于RTL组合电路VerilogHDL描述的编译器，作为RTL电路测试研究的辅助工具。文中分析了Verilog HDL语言和RTL描述的特点，介绍了该编译器解析Verilog HDL描述、创建功能模块类库以及将Verilog HDL的RTL描述转化为无层次分块的门级描述的基本原理和主要问题的解决策略。
高燕[2]2003年在《基于寄存器传输级层次模型的测试生成研究》文中认为集成电路(Integrated Circuit,简称IC)的设计验证和测试是确保数字系统正常工作的必要手段。无论是设计验证还是芯片测试,测试生成都作为其主要内容而被广泛关注。本文首先综述了集成电路的测试和设计验证的基本原理和方法;其次针对设计所采用的寄存器传输级(Register Transfer Level,简称RTL)行为描述方式,介绍了若干已有的高层次测试生成方法;最后提出了一种可行的RTL级测试生成算法,所产生的测试序列可有效地应用于电路的功能测试或设计验证。本文工作贡献主要有以下叁个方面:1.建立了一种有效的RTL行为模型。本文从电路的控制结构和数据路径两方面出发,建立了电路的控制流图和数据流图两层次模型:第一层通过控制流图反映电路语句间的连接关系;第二层通过控制流图中的每一结点所对应的数据流图,反映语句的具体操作。该模型实现了对电路的分层描述,相对于以往的电路模型具有形式简单、规模小、易于处理的优点,便于根据测试的具体需求处理相应的模型层次,从而降低处理复杂性,提高系统效率。此外,该模型具有良好的通用性,基于该模型可进行电路模拟、测试生成、验证等操作。2.制定了一种语句可测性测度。为了能更好地把握语句执行,本文从语句的功能实现和执行时序两方面出发考虑语句性能,定义了静态时序深度和动态时序深度概念,分别度量语句的功能实现和执行时序,并给出了相应算法。由此将语句执行的横向、纵向相结合反映电路性能,为高层次测试生成提供了方便。3.提出了一种基于测试用例的RTL级测试生成方法。本文基于控制流图/数据流图两层次模型,以分支覆盖、位功能覆盖以及语句可观覆盖为目标,给出一高层次测试用例生成算法,即通过两个子过程的交替进行生成电路的测试用例块。并在此基础上,采用一定填充策略填充未知位,生成满足覆盖需求的、一定长度的测试序列,实现测试生成。实验数据表明,本文测试生成系统的执行时间相对于基于遗传算法的RTL测试生成Prince系统、基于电路结构的无回溯的TiDE系统均有所缩减,且可生成较短的测试序列,获得与其它方法相当或略低的门级固定型故障覆盖率;此外由于该方法采用了测试用例技术,可通过不同的用例填充、组合方式得到不同的测试序列,从而具有良好的可扩展性。
鲁巍[3]2005年在《模拟验证中的激励产生与覆盖评估》文中研究说明集成电路设计验证是指在设计的过程中判别设计规范和实现之间是否一致。据统计,目前在大规模集成电路的设计流程中,设计验证的时间已经占到整个设计周期的一半以上。模拟验证作为一种重要的设计验证方法,其工作量通常会占据整个验证工作量的40%到70%。然而模拟验证中存在的激励生成质量不高、评估分析不力等问题仍是目前困扰设计验证工程师的主要问题。针对这些问题,本文对模拟验证中的关键问题:激励产生以及覆盖评估方法,进行了深入研究,取得了如下创新性成果:1.提出了一种新的可观测性信息模型。可观测性覆盖评估准则,是对传统覆盖评估准则的增强。本文提出一种新的针对寄存器传输级(Register Transfer Level,简称RTL)可观测性信息的抽象模型。本文采用增强型进程控制树(Enhanced ProcessControlling Tree,简称EPCT),来表征每一时间帧代码的执行情况,以及截止到该时间帧,代码的可观测性情况。同时,本文采用控制?观测链(Controlling?ObservingChain,简称COC)来记录在具体每一时间帧扩展过程中,代码的可观测性信息。本文提出的表征方式结构简洁,它不仅可以清晰地表征截止到当前时间帧代码的可观测性信息,同时可以清晰地表征在时间帧扩展过程中,代码的可观测性信息。基于该抽象模型,可以很方便地完成各种操作。2.提出了一种新的可观测性覆盖分析方法。该方法的实现主要包括两个阶段:(1)向量模拟阶段;这是一个从输入到输出的“正向”过程,该阶段的主要工作是刷新EPCT中的相关域,并最终确定在该时间帧,每一个观测点的COC;(2)可观测性分析阶段;这是一个从观测点出发,“反向”分析其所对应的COC,进而判断变量以及语句的可观测性的过程。该方法具有以下特点:(1)采用了一种简洁合理的可观测性信息模型;(2)采用变量的赋值和引用作为可观测性分析的基础,可以很容易地与其它考虑可控制性的覆盖准则相结合。基于上述思想,我们开发了相应的原型系统,并进行了相关实验,实验结果说明:(1)可观测性语句覆盖评估准则增强了传统语句覆盖评估准则的评估能力;(2)采用本文方法进行可观测性覆盖分析,时间开销仅为10.97%,远低于其他同类型算法。3.提出了一种新的基于可观测性覆盖评估准则的激励生成方法。该方法具有以下特点:(1)这是一种基于模拟的、无回溯的方法;(2)通过请求?响应过程,实现了反向蕴涵与正向蕴涵;(3)在激励生成过程中以未观测代码的分布作为启发式信息,指导激励生成;(4)在该方法的实现当中,采用了高效的覆盖分析算法。最终我们实现了相应的原型系统,并进行了相关实验。实验结果显示,采用本文方法所得到的模拟激励的平均可观测性语句覆盖率为92.32%,高于同类型其他算法,同时针对同等规模电路的处理时间大大降低。4.提出了一种新的基于混合遗传算法的RTL激励生成方法。该方法具有以下特点:(1)以多种覆盖评估准则与RTL故障模型作为激励生成目标,对模拟激励的评估
尹志刚[4]2003年在《集成电路寄存器传输级测试生成》文中研究说明集成电路(Integrated Circuit,简称IC)的设计验证与测试对保证其功能的正确性和可靠性非常重要,而时序电路测试生成则是其中一个相当困难的问题。本文在综述集成电路测试与设计验证的方法与技术的基础上,针对目前电路设计广泛采用的寄存器传输级(Register Transfer Level,简称RTL)的行为描述,提出了一种有效的测试生成方法,其生成的测试序列不仅可以用于电路的设计验证,而且可以供芯片的功能测试之用。本文的创新点如下:1.针对RTL行为描述,提出了精确而简练的抽象表示:进程是RTL行为描述的基本成分,其中的语句是过程性语句。通过抽象,本文将进程中语句的控制结构表示为“进程控制树”,将其中数据关系表示为“数据流向图”,且将其定义的电路行为表示成“定义行为图”。这些抽象表示是实现本文方法的基础。2.针对RTL行为的抽象,提出了用行为倾向驱动引擎展现电路行为的方法:所谓行为倾向,就是电路在当前状态下,最有可能表现电路行为的一次状态变迁。采用驱动引擎,可以自动地从电路的初始化状态开始,针对其行为倾向,形成一个状态变迁序列来展现电路的行为。在序列形成过程中,它所需要的输入激励序列被自动地产生出来。这种电路行为展现方式是本文方法的关键。3.利用行为倾向驱动引擎和自定义的RTL传输故障实现了无回溯的RTL测试生成算法:RTL传输故障是根据数据的传输关系定义的,检测这些故障不仅可以测试电路的功能,而且可以测试其芯片的故障。因此,针对RTL做测试生成是有意义的。为了使算法具有很高的效率,本文采用无回溯的测试生成方案,利用行为倾向驱动引擎展现电路行为的方式简单实现之。通过对ITC99基准电路进行实验表明,本文提出的方法较基于遗传算法的RTL测试生成方法平均要快至少3个数量级,而且得到的测试序列长度平均要短4%,相应的门级固定型故障覆盖率平均要高0.2%。这说明,本文的方法可以非常高效地产生质量相当甚至更好的测试序列。
朱莉[5]2007年在《VLSI高层测试生成方法的研究》文中认为伴随着集成电路(Integrated Circuit,简称IC)的飞速发展,大规模电路设计和复用方法的需要使得设计流程迅速转向高层描述,现在大多数设计都在寄存器传输级(Register Transfer Level,简称RTL)进行;同时,人们对电子产品可靠性的需求也与日俱增,为了确保数字系统的正常工作,就必须对集成电路进行充分的测试;另外,超大规模集成电路(Very Large Scale Integration,简称VLSI)的设计越来越离不开CAD工具,设计的需求推动了CAD工具的发展。这些现状都带来了对传统门级测试的挑战,发展高层测试迫在眉睫。其中,电路的测试生成是测试的核心问题之一。本文在综述集成电路测试与设计验证的方法与技术的基础上,针对目前已有的高层电路模型普遍存在不能很好的同时体现描述的可控性、可观性和时序信息的问题,从目前电路设计广泛采用的寄存器传输级的行为描述中,提取了一种新的电路模型-CRG模型,将电路的Verilog HDL描述源文件语句归为条件语句和赋值语句,抽象成条件-结果图模型。该模型能很好的体现电路的控制关系和一定的数据关系,并且直接体现了时序信息。同时,由于该模型是直接处理源设计文件而来,因此我们在不了解电路具体的实现功能的情况下也能进行模型提取。然后在此模型基础上进行测试生成,这是一种基于模拟的、以被测模块的可控性和可观性信息为目标的测试生成算法。在模拟的开始阶段,不指定任何初始激励的值,随着时间帧的推进,进行一系列的模拟之后,将会得到含有若干X值的测试序列,采用一定的方法填充后得到最后所需的完整的测试序列。其生成的测试序列不仅可以用于电路的设计验证,而且可以供芯片的功能测试之用。对部分ITC99的Benchmarks电路进行试验:首先由本文提出的测试生成算法生成所选基准电路的测试序列,然后利用Mentor Graphics公司的Modelsim6.0软件将生成的测试序列加载到Verilog HDL描述的基准电路上获得各种覆盖率数据。试验数据显示,该模型和测试生成算法不仅对生成测试序列是有效的,而且对于电路描述的可测性分析也有一定的帮助。
方红霞[6]2005年在《基于指令的处理器时延测试产生方法》文中研究说明随着半导体工艺向超深亚微米推进,处理器的设计复杂度随之提高。这使得处理器的测试面临着越来越多的挑战,特别是处理器的时延测试已成为工程应用的需要和测试研究领域的热点。同时随着基于知识产权(Intellectual Property, IP)核的系统芯片(System-on-Chip, SOC)设计越来越普及,为了有效地测试深嵌在片内的处理器核,基于指令的处理器测试是一个很有前景的研究方向。本文从时延测试和基于指令的处理器测试入手,综述了这两个领域内已有的研究成果和成熟技术,并分析了基于结构的通路分类与基于功能的通路分类之间的联系和区别。在此基础上,本文针对处理器的数据通路部分的通路时延故障提出一种基于指令的处理器时延测试产生方法。它能在不增加任何硬件开销的情况下,在处理器的正常操作模式运行处理器自身的指令来进行测试。本文的主要贡献如下:1.建立了一种以数据流-状态矩阵表征的新指令集模型。从待测处理器(Processor Under Test,简称PUT)的指令集结构和寄存器传输级(Register Transfer Level,简称RTL)描述中,提取出每条指令的数据流-状态矩阵,记录指令执行过程中状态的转换和寄存器间数据的传输。指令集的数据流-状态矩阵模型很好地反映了执行处理器指令时信号传播所经过的数据通路,基于这些矩阵可以很方便地在RTL进行通路分类。2.提出了一种基于数据流-状态矩阵的通路分类算法。在RTL将处理器数据通路部分寄存器间通路分成功能不可测通路(Functional Untestable Paths,简称FUPs)和潜在功能可测通路(Potential Functional Testable Paths,简称PFTPs)。在RTL就将这些功能不可测通路识别出来,无疑为接下来的测试产生节省了很多计算开销。另外,在通路分类时,就对PFTPs记录下潜在测试指令(序列),降低从门级测试向量对到测试指令序列转换的复杂度。3.研究并实现了约束提取及约束下的非强健通路时延测试产生算法。从PUT的RTL描述里提取出控制约束和数据约束,并结合这些约束在门级进行有约束的测试产生。为了提取控制约束,根据PUT的RTL描述创建一个instr-state-ctrlsig表,来记录每条指令的每个状态下值为高的那些控制信号名。数据约束的提取分为两类:一类是某些寄存器的非法取值;另一类是控制约束下相应寄存器的值,对这种情况我们提出了4种提取依据。最后,在一个门级非强健通路时延自动测试生成(Automatic Test Pattern Generation,简称ATPG)工具中,将测试不同通路的寄存器取值约束分别施加到PUT的门级组合网络中相应的伪原始输入上,实现了对所有潜在功能可测通路的带约束的非强健通路时延测试产生。对Parwan处理器的实验结果表明我们的通路分类和有约束的ATPG算法非常有效。在RTL的通路分类识别出70.93%的通路是功能不可测的。约束对ATPG的结果也产生
杨修涛[7]2006年在《集成电路寄存器传输级故障模型与测试生成研究》文中提出随着集成电路设计技术的发展,其相应的测试也变得十分重要。测试生成为测试过程中的一个重要环节。本文首先综述了当前基于集成电路寄存器传输级(Register Transfer Level,简称RTL)的测试生成方法和验证方法。在此基础上给出作者所提出的RTL测试生成方法,同时考虑到当前RTL测试生成的困难在于缺少有效的故障模型,本文还给出了RTL故障模型分析方法。本文工作主要体现在以下叁个方面:1.兼顾RTL代码内部分枝的状态测试生成。本文在状态覆盖的基础上,给出一种虚扩展状态转换的方法,该方法将状态转换同其内部分枝有效的结合在一起。在此基础上再进行状态覆盖测试生成,生成的测试向量可以实现对RTL代码内部分枝的覆盖。结合提出的这种方法,选用了部分ITC99-benchmark电路进行了相关实验,给出了实验数据和相关分析,与VTG比较,比VTG生成的测试向量要少一半,而覆盖率平均以后大致相等。2.基于遗传算法的时序电路测试向量生成。文中引入遗传算法,并以状态与状态转换为评估。引入静态状态转换(图)及动态状态转换(图)的概念。给出了静态、动态状态转换的叁个基本属性。在此方法的基础上,给出了实验数据,并将结果X-Pulling系统作比较。比较的结果说明:在覆盖率相近的情况下,比X-Pulling运行速度快一个数量级。3. RTL故障模型分析。本文针对RTL故障模型进行分析,分析它与门级固定型故障模型之间的关系;RTL故障模型之间的关系。给出了一些基本概念和定义,依据这些概念和定义又推导出一些推论。在上述分析的基础上,给出了这些分析的一个应用:RTL故障模型序列的寻找及建立。通过分析不同RTL故障模型间的关系,寻找互相不能完全覆盖的RTL故障模型,并将它们作为一个序列用于指导进一步的RTL测试生成。同时,使用叁个故障模型作例子,说明该方法、过程。模型序列对于寻找有效RTL故障模型是十分有帮助的。
黄晓璐[8]2001年在《基于功能模块的大规模RTL组合电路分层测试产生算法研究》文中指出随着数字计算机日益广泛的应用，数字系统的可靠性越来越显得重要。为了提高系统的可靠性，系统在设计和制造过程中以及运行过程中都需要进行测试。本文主要是对大规模、超大规模集成电路寄存器传输级（RTL）的自动测试产生算法进行研究。 本文根据超大规模集成电路自动测试产生要求，设计了RTL电路的数据结构etbl。Etbl能更方便、更有效地访问RTL电路的结构及功能信息，更有利于进行自动测试产生。并且实现了相应的格式转换器，将Verilog HDL描述的ISCAS-85和ISCAS-89系列的RTL电路转换为etbl描述的能运用于RTL电路测试产生的内部数据结构。 本文在etbl描述的RTL电路结构的基础上，进行RTL组合电路自动测试产生算法的研究，提出了两个基于结构的RTL组合电路分层测试产生算法。这两个算法主要通过对电路按结构、功能划分为功能模块，然后利用功能模块的测试集进行RTL电路测试产生。并且在ISCAS-85和ISCAS-89系列Verilog HDL描述的benchmark电路上分别应用这两种算法进行自动测试产生。实验数据表明分层测试产生算法能大大压缩电路测试集（约为66％），而故障覆盖率有略微下降，时间性能也有些许降低。实验结果证明分层测试产生算法能提高测试产生效率、降低测试产生复杂度，并且简化电路结构和功能信息。算法同时也为实现并行测试产生提出了一个基于电路结构而不是基于电路故障的并行思想。
张多利[9]2005年在《基于功能信息的验证工程学及若干验证技术研究》文中提出随着集成电路设计规模的不断增长和设计复杂度的不断提高,基于重用的设计方法成为主流的设计方法,功能验证成为制约设计效率提升的瓶颈。问题的解决不但需要在技术方法上取得突破,还依赖于对整个功能验证领域内的所有资源的有效组织和运用,以功能验证为中心目标,研究验证工程学是集成电路设计深入发展的必然要求。由于工程学是一门博大精深的学科,本文只重点研究了基于功能信息的验证工程学(FIVE)的体系和过程,并在FIVE的指导下,研究了若干验证支持技术。 本文主要基于以下科研项目撰写:(1)国家自然科学基金资助项目“基于平台的SoC设计方法及其关键技术研究”(项目编号:60373076);(2)国家教育部项目“SOC软硬件集成协同设计和验证优化理论和方法研究”(项目编号:教技司[2001]215)。论文的主要工作和取得的成果如下: 1.介绍了功能验证的基本方法和当前研究的进展情况,在此基础上,总结了功能验证方法的发展方向原则——形式化原则和抽象化原则,并从理论上论证了发展方向原则的合理性与正确性。 提出了功能信息的概念;提出了功能验证的工程学问题,论证了工程学思想和功能信息对于功能验证的意义。在此基础上,以功能信息为核心线索,以工程学思想为指导,提出并研究了基于功能信息的验证工程学,目标是通过整合已有的验证技术和方法来提供一个通用的验证解决方案。 提出了基于功能信息的验证工程学过程模型(FIVE模型),并对过程模型中的一些具体内容进行了讨论,包括功能信息的生成、应用,以及工程学中的理论研究、工具方法支持、标准化等问题。最后,给出了现有验证方法学向基于功能信息的验证工程学过渡的演化模型。 2.以FIVE为指导,研究了基于指令模板的测试激励自动生成方法。提出了指令模板综合方法,使指令模板描述和指令模板实现完全分离,这使得模板描述可以用一种规范化的方法进行,从而降低了描述的复杂度,增加了指令模板描述作为功能信息的可重用性。 从指令集的编码结构入手,提出了指令模板的分层描述方法。指令模板描述分为格式层、内容层和属性约束层。如果将指令集看作一个系统,则叁个层次分别对应系统的结构、要素和关系,从而较好地实现了问题的正交化分解,简化了指令模板的描述复杂度,提高了描述方法的易用性。其中模板内容描述中的各参量相互独立,提高了模板内容描述的可扩充性,便于用户在模板的简洁规范性和模板的详尽性之间根据具体验证要求进行权衡。模板描述查错工具进一步提高了指令模板描述的效率,符合FIVE中降低功能信息的生成成本的要求。 研究了基于指令模板的测试程序生成方法。提出了基于令牌交换的分支交叉方法,解决了测试程序生成中的分支控制问题,使得分支指令可以‘安全’地出现在随机测试程序中,不会因为引起死循环而降低测试程序的验证效率。采用自私基因算法优化随机测试程序生成中不同类别指令的比例使之达到效率最高。在测试程序优化方法的研究中,提出了C模型
李光辉[10]2005年在《逻辑电路的等价性检验方法研究》文中指出随着集成电路设计的规模变得越来越大、功能越来越复杂,功能验证已经成为设计流程的主要瓶颈。据统计,设计验证的时间已占到整个设计周期的一半以上。基于模拟的功能验证方法非常费时,难以达到100%的功能覆盖率。形式验证方法使用严格的数学推理来证明设计满足规范的部分或全部属性,引起学术界和产业界的广泛关注。等价性检验是一种形式验证方法,用来验证一个设计的不同描述形式之间的功能等价性。本文的工作涵盖逻辑电路等价性检验的几个关键问题:如何提高增量等价性检验算法的效率;如何验证包含黑盒的电路设计;如何有效地结合布尔推理中的不同引擎以提高布尔推理算法的效率;如何提高设计错误诊断的效率。通过系统深入的理论分析和扎实的实验研究,取得了如下创新性成果:1.提出了一种基于增量可满足性的等价性检验方法。利用两个电路内部的结构相似性,将整个电路的验证分解成一些较小的任务,增量地完成。与同类方法相比,具有叁个新的特点:(1)有选择地消除一些容易影响性能的候选等价信号对,减小可满足性程序的调用频度。(2)采用等价结点置换方法消除误判,并且增加相应的表示等价关系的合取范式公式,有效缩小可满足性程序的搜索空间。(3)使用增量可满足性算法,大幅度节省计算资源。通过对ISCAS’85电路的验证实验研究表明,对各基准电路,该方法产生的候选等价结点数比同类方法要少1个数量级,算法速度比同类方法平均要快3倍至1个数量级。2.提出了一种针对包含黑盒电路的设计验证方法。将模拟与形式化的布尔比较相结合,使用并行逻辑模拟来检测黑盒外部可能的设计错误,通过基于布尔可满足性(SAT)的布尔比较增强模拟算法。与基于二叉判决图(BDD)的方法相比,该方法具有更强的处理能力,有效降低了算法的空间复杂度。该方法已成功地应用于提高设计错误诊断的效率。通过ISCAS’85电路的实验研究表明,在具有与同类方法相当的错误检测能力的情况下,该方法对于各实验电路平均要快1至2个数量级,而且错误诊断的准确性更高。3.提出了有效结合多引擎的启发式策略。通过计算相关电路的宽度,在进行布尔推理之前,确定合适的布尔推理引擎,如基于BDD的引擎,或者基于SAT的引擎等,从而避免传统推理过程中的不同引擎切换过程,提高了算法的效率。通过对ISCAS’85电路的测试产生实验结果表明,基于电路宽度策略算法的速度比基于BDD大小估计策略的算法要快,而且所产生的BDD最大结点数要少得多。
参考文献：
[1]. 基于RTL描述的组合电路自动测试生成技术研究[D]. 陈骥. 湖南大学. 2001
[2]. 基于寄存器传输级层次模型的测试生成研究[D]. 高燕. 中国科学院研究生院（计算技术研究所）. 2003
[3]. 模拟验证中的激励产生与覆盖评估[D]. 鲁巍. 中国科学院研究生院（计算技术研究所）. 2005
[4]. 集成电路寄存器传输级测试生成[D]. 尹志刚. 中国科学院研究生院（计算技术研究所）. 2003
[5]. VLSI高层测试生成方法的研究[D]. 朱莉. 华侨大学. 2007
[6]. 基于指令的处理器时延测试产生方法[D]. 方红霞. 中国科学院研究生院（计算技术研究所）. 2005
[7]. 集成电路寄存器传输级故障模型与测试生成研究[D]. 杨修涛. 中国科学院研究生院（计算技术研究所）. 2006
[8]. 基于功能模块的大规模RTL组合电路分层测试产生算法研究[D]. 黄晓璐. 湖南大学. 2001
[9]. 基于功能信息的验证工程学及若干验证技术研究[D]. 张多利. 合肥工业大学. 2005
[10]. 逻辑电路的等价性检验方法研究[D]. 李光辉. 中国科学院研究生院（计算技术研究所）. 2005
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