张凌[1]2004年在《分析并消除串扰的总体布线算法研究》文中进行了进一步梳理集成电路一直在迅猛发展。制造工艺由超深亚微米(VDSM)进入到纳米(nanometer)阶段;设计规模由超大规模(VLSI)、甚大规模(ULSI)向G规模集成(GSI)发展;越来越多的功能、甚至是一个系统都被集成到单个芯片之中,出现了系统级芯片(SOC)的设计概念。于是,作为物理设计(physical design,layout)中重要阶段的总体布线(global routing),其算法研究与工具设计面临巨大挑战。其中之一是:随着集成度更高,芯片上模块和互连线的排列更加紧密,互连线的间距进一步减小;元件数目的增加和线宽的缩小使互连线的相对长度大大增加;电路工作频率更高。这都使得集成电路中的耦合效应明显,串扰(crosstalk)成为一个突出的问题。因此,在布线阶段如何恰当有效地估算并消除串扰,是目前亟待解决的理论与技术热点问题。论文设计、实现了一个标准单元模式下能够消除由耦合电感引起的串扰并同时进行性能优化的总体布线器PO-GR。该布线器的功能是:在满足给定串扰、时延约束的基础上,对总线长和布线拥挤进行优化。该布线器还是一个平台,为深入研究性能优化布线问题、改进布线算法创造了条件。实验结果表明:PO-GR能够求得满足给定串扰和时延约束,并优化线长与布线拥挤的总体布线解。论文提出了基于禁忌搜索技术的高效串扰消除算法T-PO-GR。基于所设计的PO-GR布线平台,研究了高效消除串扰的策略。提出采用禁忌搜索技术设计串扰消除算法,以获得高效的除扰性能。实验结果表明:新的除扰算法比PO-GR中原有的方法速度提高20倍左右,布线器整体的布线速度提高14倍左右。而得到的布线质量与原来基本一致。论文提出了考虑面积优化的消除串扰总体布线算法AT-PO-GR。力图从整体优化角度出发,对PO-GR的总体算法流程进行全面改进,力求一致优化布线拥挤、时延和串扰噪声。其结果是在快速满足串扰和时延约束的基础上,减少屏蔽线(shield)的使用数目,从而减小最终电路的总面积;同时做到不影响总线长和拥挤度。实验结果表明:所提出方法的设计思想有发展前途,效果也好。
常晓夏[2]2006年在《超大规模集成电路串扰问题的研究》文中提出随着工艺尺寸的不断下降以及工作频率要求的显着提高，专用集成电路(ASIC)和系统芯片(SoC)设计者遇到的最大的挑战已成为确保信号的完整性。随着IC的高速化、高集成化、高密度化和高性能化，芯片内互连线之间的串扰已经成为影响芯片性能的重要因素之一。 在本文中，首先对集成电路信号完整性问题中主要存在的串扰问题进行了原理分析，这包括产生串扰的原因，串扰的影响、分类以及对串扰的模型进行建模和估算；然后对VLSI物理设计中避免串扰的相关流程和算法进行研究和分析，探讨了对可能导致串扰的流程的改进方法；接着对目前各种布线器算法进行了仔细的分析和研究，并提出一种基于排序的通道布线避免串扰算法；下面以一个宽带无线局域网(WLAN)通信SoC芯片的后端设计为例，对时序驱动物理设计的主要流程和优化方法等作了较为详尽的分析和研究，其中着重对芯片的串扰噪声进行了优化和修复，讨论了串扰分析过程中的主要问题及应对策略，最后还应用相关的EDA工具对串扰问题进行仿真、分析和优化，并对各种工具中的算法进行了比较和说明，提出了一种更为合理的EDA算法相结合的方法，收到了良好的效果。
王桂琼[3]2004年在《千兆SFP光纤收发器电路仿真分析与研究》文中指出小型封装可热插拔式光纤收发模块(Small Form-Factor Pluggable Optical Transceiver，简称SFP)具有小型化、可热插拔和自诊断等功能。然而，其技术实现难度也相应加大，要在很小的面积上集成光检测器、放大器、激光器、驱动器以及各种告警、监测控制信号电路，而且数据传输的速率达到1.25Gb／s，就必须考虑信号完整性问题的系列问题。 要解决信号完整性问题，人们越来越依赖于采用基于信号仿真的一体化设计，其基本思想为利用仿真技术，在产品设计早期尽可能的解决信号完整性问题，提出满足信号完整性要求、时序要求、EMC／EMI要求，并满足加工制造与测试的总体方案和设计准则，最大限度地降低产品成本，缩短研发周期。 为了更好的对电路进行仿真分析，本文在查阅大量国内外文献的基础上，对高速电路设计理论和信号完整性作了详细的讨论。主要对涉及高速电路中的几个基本理论、ECL电路原理进行分析，在此基础上对仿真的模型进行了研究，重点对引起信完整性的反射、串扰等问题的原因、现象、解决办法作了理论上的分析，为分析仿真过程中出现的各种现象和提出解决方案提供了理论依据。 对于SFP光收发模块电路板的设计，文中采用Cadence软件的Allegro互连设计平台进行设计。主要进行了板级的前仿真和后仿真。并采用约束规则驱动布线的方法进行了电路的板级仿真分析。 由于影响信号完整性的因素是多方面的，是相互交错的，本文在理论分析基础上主要介绍了SFP光收发模块的差分输入输出线影响信号完整性的反射、串扰等几个方面的仿真分析项目。在对电路进行分析的基础上，通过仿真对布局布线进行调整，从而使得信号的质量达到最优化，保证了信号的完整性。
马强[4]2016年在《基于DSP和FPGA的小型红外成像预处理电路研究》文中认为红外成像预处理电路系统是红外成像系统的重要组成部分,要完成探测器输出模拟视频信号的采集、模数转换、图像信息预处理和图像输出等功能。本文为某红外成像系统研制了一种基于DSP和FPGA的成像预处理电路,电路设计从系统技术要求入手,通过分析技术要求确定预处理电路的系统方案和功能结构。本系统采用TI公司的TMS320C6414高性能DSP处理器和Xilinx公司的XC6SLX45高性能FPGA器件为核心,设计了探测器制冷机滤波控制电路、探测器适配电路、视频信号调理电路、图像采集电路、对外接口电路和系统电源电路,共同组成了成像预处理电路。针对该成像预处理电路信号密集和传输信号速率高的特点,板上信号容易产生信号完整性问题和电磁兼容性问题,设计中对这两方面进行了着重考虑。信号完整性方面,针对信号传输线反射和信号串扰,利用电路设计软件Hyper Lynx进行了布线前原理仿真分析和布线后实际布线的仿真分析,并根据仿真结果对电路设计进行了约束改进。电磁兼容性方面,设计中就对电磁兼容性进行设计,电路设计尽量满足电磁兼容性设计规范,从器件布局和信号走线设计中,隔离干扰源、阻断干扰途径,干扰敏感信号进行也进行隔离处理把电磁干扰相互影响降低。完成成像预处理电路设计和加工装调后,结合系统软件对电路各个功能进行了全面的测试,主要有视频信号传输处理通道测试、两个遥测信号通道测试、串口通讯测试、DSP+FPGA电路以及外围存储器接口测试和系统电源测试,电路系统各个功能测试正常,符合设计要求,并随系统进行了电磁兼容性试验,试验项目有:CE102、CE107、CS101、CS106、CS114、CS115、CS116、RE102、RS103和ESD静电放电。通过了大部分测试项目,只有CE102和RE102两项超标,对此进行了初步分析,并给出了改进措施,期待下一轮设计改进能够满足要求。总体上本文设计的预处理电路系统达到了设计目标。
付锋[5]2011年在《基于TMS320DM6446的智能视频分析系统硬件设计》文中进行了进一步梳理随着视频处理技术和模式识别的快速发展,视频分析系统在工业、商业、交通、安全等众多领域得到了广泛的应用,特别是智能视频分析系统应用前景广阔,已经成为了研究的热点。传统的视频分析系统通常基于PC机或者视频服务器,它存在高成本、高功耗、体积大、应用受限等缺点,采用低成本、低功耗、体积小、应用灵活的嵌入式系统成为了视频分析系统的发展趋势。本文提出一种基于TMS320DM6446的嵌入式智能视频分析系统设计方案,该系统采用Linux操作系统,可以植入多种应用软件,并可根据需要由用户通过多种方式配置系统执行的功能。该系统具有多种通信接口,它可对采集的视频进行处理分析,如发现与预设算法规则不符则产生分析结果,该系统支持本地报警输出和视频输出,同时可以通过以太网传输视频和报警信息到远程PC机。总之,该系统功能多样、应用灵活、易于扩展,可以满足智能视频分析在工业、商业、安防等领域的不同需求,具有较高的应用价值。本文在开展大量研究工作的基础上,完成了该系统的硬件平台的设计；针对智能视频分析系统是典型的高速系统,本文研究了高速电路PCB设计的相关内容,并对本文设计的PCB做了仿真分析,仿真实验结果表明,本系统PCB的性能良好。本文的主要工作有：(1)针对智能视频分析系统的应用需求,提出了一种基于嵌入式系统的智能视频分析系统的设计方案,对该系统进行了总体功能设计,并提出了具体设计目标；(2)采用模块化的设计方法,以处理器为核心,设计了各个功能模块,利用Altium Designer6.9软件完成了相关模块的原理图绘制,实现了本系统的硬件平台设计；(3)研究了高速电路PCB设计的相关内容,并结合本系统PCB设计中的板层设计、布局设计、布线设计、过孔与焊盘设计、抗干扰设计等关键内容提出了具体设计方法；(4)针对高速PCB设计中的信号完整和电磁兼容性问题,研究了它们产生的原因并提出了相应的解决办法,利用HyperLynx仿真工具对本文设计的PCB的关键信号网络分别做了基于原理图的和基于PCB的信号完整性和电磁兼容性仿真分析,实践证明,仿真分析可以缩短系统硬件的开发周期。
贾艳明[6]2008年在《面向化学机械抛光的成品率驱动的布线算法研究》文中研究指明随着集成电路生产工艺进入纳米时代,可制造性和成品率问题日益严重,成为集成电路设计和制造的关键。化学机械抛光(Chemical-Mechanical Polishing,简称CMP)是影响集成电路性能和成品率的主要因素之一。布线阶段考虑CMP问题是提高集成电路成品率的有效方法之一。本文对成品率驱动的布线算法进行了深入研究,从布线、优化和布线后处理叁阶段系统地解决由于CMP引起的成品率问题,论文主要贡献如下:1.在布线阶段,为了减小CMP引起的成品率问题,实现了铜工艺下CMP成品率驱动的布线系统。将铜工艺下的电镀(Electroplating,简称ECP)模型和CMP模型用于布线算法中,提出了线面积密度驱动的总体布线算法、线面积密度驱动的层分配算法,以及权重线密度驱动的详细布线算法,系统地考虑了CMP对各个布线阶段的影响,通过统一建模合理地控制各个布线层的连线密度均匀度,从而有效减少铜厚度变化和后期版图冗余金属(dummy fill)的插入数量。实验表明,该系统有效减少了ECP后铜厚度变化5%-7%,减少CMP后铜厚度变化15%-17%,同时减少了冗余金属填充数量大约5%。2.在互连优化阶段,为了减小CMP对芯片性能的影响,针对铝工艺和铜工艺提出了考虑CMP的缓冲器插入互连两种优化算法。首先,提出了考虑层间电介质(Interlayer Dielectric,简称ILD) CMP的缓冲器插入算法,通过用ILD CMP模型估算层间电介质厚度,使互连线延迟计算更加准确。第二,提出了考虑CMP冗余金属填充的缓冲器插入算法,通过建立有效的层分配后冗余金属填充预测模型,使缓冲器插入的互连延迟计算更加准确。实验表明,ILD CMP偏差以及冗余金属填充对于缓冲器插入的精确度有很大影响,本文提出的算法能有效估算这些影响,提高缓冲器插入互连线优化的精度。3.在布线后处理阶段,为了进一步减少CMP冗余金属填充对芯片性能的影响,提出了性能驱动的冗余金属填充算法。算法按照关键线网对填充区域分类,对每个填充区域进行填充数量的再分配,并采用解析式沙漏模型实现冗余金属填充。实验表明,该算法与已有算法相比,能平均减少15%冗余金属填充对于线网时延的影响。
屠榆[7]2008年在《关于65nm数字集成电路后端设计中串扰避免及修复方式的研究及比较》文中研究表明集成电路一直在迅猛发展。制造工艺由超深亚微米(VDSM)进入到纳米(nanometer)阶段;设计规模由超大规模(VLSI)、甚大规模(ULSI)向G规模集成(GSI)发展;越来越多的功能、甚至是一个系统都被集成到单个芯片之中,出现了系统级芯片(SOC)的设计概念。于是,物理设计(physical design)研究与工具设计面临巨大挑战。其中之一是:随着集成度更高,芯片上模块和互连线的排列更加紧密,互连线的间距进一步减小;元件数目的增加和线宽的缩小使互连线的相对长度大大增加;电路工作频率更高。这都使得集成电路中的耦合效应明显,串扰(crosstalk)成为一个突出的问题。因此,如何恰当有效地避免并消除串扰,是目前亟待解决的理论与技术热点问题。本文首先阐述了串扰研究领域的热点问题,如模型建立、估算技术、避免与修复方法等,然后基于Synopsys的后端设计工具IC Compiler,针对十几个国际知名公司65nm设计的串扰问题解决方式,效果进行了深入的比较。在本文中,通过对多种串扰避免及修复方式的一一比较,用实验的方法验证了各种方式的实际效果,以及他们组合在一起时的功能。在文章的最后,本文提出了一个具有较强普适性的解决串扰问题的芯片设计流程。
董秀彩[8]2011年在《基于MPC8315E的PCI-E加密卡硬件系统设计》文中指出如今网络上信息安全问题逐渐成为人们关注的焦点,而加密技术是解决安全问题的有效手段。加密技术主要有两种,软件加密和硬件加密。软件加密需要计算机CPU的全程参与,具有消耗大量的系统资源、加密速度慢和容易被破解等缺点；而硬件加密具有速度快、保密性强等特点,因此硬件加密被广泛采用。硬件加密基本上采用加密卡的形式,加密卡具有成本低、性能高的特点,因此,研制硬件加密卡具有重要意义。本课题研究的加密卡硬件系统设计方案是基于PCI Express(简称PCI-E)总线。该加密卡采用飞思卡尔公司生产的PowerPC系列的MPC8315E作为主处理器。该芯片具有丰富的接口,本论文的主要工作就是在这些接口基础上设计整个加密卡硬件系统电路。主要包括：PCI-E总线接口电路、DDR2存储器接口电路、Nor Flash接口电路、Nand Flash接口电路、扩展的密码处理模块接口电路、UART接口电路、JTAG接口电路、温度检测模块电路、时序匹配电路、时钟电路、复位电路和电源电路。其中PCI-E，总线接口电路、DDR2存储器接口电路、Nor Flash接口电路、Nand Flash接口电路、电源电路的设计是电路设计的重点。由于PCI-E和DDR2的工作频率很高,属于高频信号,其工作性能对整个系统性能的影响尤其重要,因此,这两部分的设计必须满足信号完整性和电磁兼容性的要求。对于高频信号,其布线的好坏直接影响整个系统的信号完整性和电磁兼容性。因此,工作的另一重点和难点是高频信号的布线和仿真。论文特别关注了加密卡设计中的DDR2部分,包括DDR2的布线和仿真。布线设计的主要工作是布线规则的设置,包括差分对、线宽、线距、等长匹配等；仿真分析主要包括高速信号传输线的反射、串扰、以及时序等。论文中提出了减少反射和串扰的有效方法,确定了满足时序要求的传输线长度匹配规则。对所设计的加密卡进行了初步的调试,目前已经进入具体的调试阶段。最终,设计的加密卡将实现由MPC8315E主处理器控制整个加密卡的工作,由MPC8315E和扩展的密码处理模块负责完成数据的加解密过程。设计的加密卡是通过PCI-E接口与PC机或者工控机进行通信。
尹国丽[9]2006年在《深亚微米集成电路的互连建模与时序优化》文中提出对于180nm乃至更低工艺水平的深亚微米集成电路,互连线成了决定电路性能的关键因素。所以本文主要研究深亚微米工艺芯片内互连线的建模、延迟计算及时序优化技术。本文的研究内容主要分成四个部分。第一部分描述了以互连为核心的设计流程。第二部分先是总结介绍了近几年前人在线电阻和线电容几何建模上的最新成果,分析了电容结构模型中垂直耦合及水平耦合的不同程度,总结了判断电感重要的判别条件,然后研究互连线的分类并对每一种类型互连线建模、计算延迟及输出响应。第叁部分分析了线间的串扰,并介绍了串扰分析的流程及消除方法和具体电路。第四部分研究了插入缓冲器技术。由于互连线越来越重要的地位,传统的、以逻辑为中心的设计流程已经难以满足现代IC设计的要求,本文介绍了一种Cong等人提出的以互连为核心的新设计流程。该流程包括互连规划、互连综合及互连布局叁个主要阶段,而互连规划和优化阶段尤其重要。芯片内的互连线大体分成局部互连、半全局互连及全局互连叁大类。本文给出了一般深亚微米工艺下这叁种类型互连线的典型特征,包括线宽、线厚、线间距、绝缘层的厚度及介电常数等。典型情况下,局部互连及半全局互连均可以用集总电路来表示。当信号翻转时间比较快时半全局互连可以建模成分布式RC互连。而对于全局互连的建模,需要先判断线电感是否重要。一般而言,线电感对延迟影响相对较小,但是对信号波形及信号的可靠性有着非常明显的影响。在延迟计算过程中,给出了计算有效电容的详细步骤,提出了比较精确的计算门负载延迟的方法及两种互连延迟计算模型。还对CMOS驱动器及接收器门电路建模,并通过HSpice仿真确定了180nm、130nm、90nm以及65nm工艺中CMOS门电路等价模型中的参数值。此外,通过电路的仿真还发现阶跃输入信号时的延迟与上升斜坡输入时的延迟相差0.6tr。为了加快信号在互连网络中的传播,可以采用缓冲器插入技术来优化时序。本文对缓冲器插入技术的研究分成两个方向。一方面提出了一种基于路径的缓冲器插入及缓冲器尺寸调整的同步算法用于半全局互连的延迟优化。该算法利用了多类型缓冲器库,不仅适用于单源端、多漏端类型布线树,也可以对多源端多漏端类型的布线树时序优化。另一方面研究长互连线的均匀分段技术。通过一系列的计算和推导导出缓冲器的最佳尺寸、插入的最佳缓冲器数量及互连小段的最佳长度公式。实验发现该技术相比前人技术在面积及功率消耗方面更优。另外,由于纳米技术时相邻导线之间的耦合电容占据了总电容高达70%的比例,所以布线工具还需要考虑连线之间的串扰噪声问题。在第五章介绍了计算电压噪声的模型及分析耦合的办法,总结了几种分析串扰的流程,还介绍了降低噪声的有效措施及检测电路。
李胜朝[10]2009年在《基于Cadence的信号完整性设计及其在嵌入式系统中的应用》文中提出随着电子设计水平不断发展,信号的速率越来越高,设备的体积越来越小,信号完整性现象变得越来越突出,成为了一个研究的热点。同时,嵌入式系统的运用变得越来越普遍。嵌入式微处理器以其高速度、低功耗、低成本等诸多优异的性能,在移动通信、多媒体数字消费等嵌入式解决方案中得到广泛应用。因此,嵌入式系统中的信号完整性想象也就变得越来越突出了。通过信号完整性分析解决高速嵌入式系统中的问题成为一种有效的方法。本文借助功能强大的Cadence公司Specctraquest仿真软件,结合IBIS模型,在布局布线前对高速信号线进行信号完整性分析,然后根据仿真结果制定约束规则,减小信号完整性现象的影响程度。实践证明信号完整性设计缩短了设计周期,具有比较好的理论和实际意义。本文首先介绍了信号完整性现象和理论基础。然后运用Cadence工具分析主要的几种信号完整性现象。通过仿真,分析了各种现象产生的原因并得出了解决的办法。同时介绍了一个嵌入式多媒体终端,对该系统的功能和模块组成做了阐述。利用Cadence公司EDA软件Specctraquest对该系统中关键网络的时序、反射、串扰等问题进行了深入分析,并作了相应的仿真设计。在设计中,对源同步时钟系统中多终端系统的拓扑结构设计的常用方法提出了自己的设计方法;对串扰设计中常用的3W准则设计出了它的适用范围。最后设计出符合要求的PCB版图,制出的PCB板性能稳定可靠、系统工作正常。通过本文的研究工作,缩短了硬件研发周期,降低了成本。也进一步表明信号完整性分析对于嵌入式高速PCB设计的重要性。
参考文献：
[1]. 分析并消除串扰的总体布线算法研究[D]. 张凌. 清华大学. 2004
[2]. 超大规模集成电路串扰问题的研究[D]. 常晓夏. 北京邮电大学. 2006
[3]. 千兆SFP光纤收发器电路仿真分析与研究[D]. 王桂琼. 武汉理工大学. 2004
[4]. 基于DSP和FPGA的小型红外成像预处理电路研究[D]. 马强. 电子科技大学. 2016
[5]. 基于TMS320DM6446的智能视频分析系统硬件设计[D]. 付锋. 太原理工大学. 2011
[6]. 面向化学机械抛光的成品率驱动的布线算法研究[D]. 贾艳明. 清华大学. 2008
[7]. 关于65nm数字集成电路后端设计中串扰避免及修复方式的研究及比较[D]. 屠榆. 复旦大学. 2008
[8]. 基于MPC8315E的PCI-E加密卡硬件系统设计[D]. 董秀彩. 北京交通大学. 2011
[9]. 深亚微米集成电路的互连建模与时序优化[D]. 尹国丽. 上海交通大学. 2006
[10]. 基于Cadence的信号完整性设计及其在嵌入式系统中的应用[D]. 李胜朝. 浙江工业大学. 2009
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