李锐[1]2005年在《低功耗内建自测试设计方法研究》文中研究说明集成电路工艺的进步和电路规模扩大带来的测试挑战,要求越来越多的芯片包含内建自测试(BIST)电路。但由于自测试的测试向量之间相关性非常低、为缩短测试时间而采取的并行测试策略会破坏电路的低功耗结构和功耗管理方案,导致了测试模式下芯片的功耗远大于功能模式下的功耗,过高的测试功耗将引起芯片可靠性和成品率下降、封装成本增加和系统待机时间缩短。本论文着重于低功耗内建自测试设计研究,包括功耗约束下的BIST高层测试综合方法和门级低功耗BIST设计方法。BIST测试综合是指在电路行为级描述映射到RTL级描述过程中,实现电路中数据通路的结构设计和自测试电路设计,本文将测试功耗引入测试综合并充分利用功能寄存器实现功耗约束下的自测试设计。为达到上述目的,本文结合抽样模拟和曲面拟合的方法建立模块的随机响应模型,度量电路内部寄存器的可测性;通过故障模拟得出模块端口处的可测性约束,以此确定测试综合中可利用的测试资源。功耗约束的测试综合把测试资源和待测模块之间的关系用二进制变量表示,从测试路径的角度对测试功耗进行建模,以模块输入输出端口处的可测性测度为目标函数,采用整数线性规划搜索满足功能约束和测试约束的电路结构。实验结果表明,电路中任一模块的自测试都不会违反测试功耗约束,与其它测试综合方法相比,其测试面积开销更少。门级低功耗BIST设计从测试结构和测试向量两方面入手,提出了基于部分扫描的低功耗测试结构和面向功耗优化的测试激励生成方法。基于部分扫描的低功耗测试采取“Test-per-Scan”测试结构,通过结合部分扫描和“pipeline”测试方式,在保证故障覆盖率的条件下能大幅降低测试功耗,同时减少了测试面积开销,适用于时序逻辑的低功耗BIST设计。面向功耗优化的测试激励生成方法首先通过模拟退火算法把伪随机测试矢量集中分为“有效”测试矢量段和“无效”测试矢量段,然后根据段的首尾矢量设计“跳转”逻辑跳过测试激励中的无效测试向量以降低测试功耗,适用于组合逻辑的低功耗BIST设计。由于扫描测试在工业界的广泛应用,本文还给出低功耗扫描可测性设计作为基于部分扫描的低功耗BIST方法的补充。本文通过上述问题的研究,在设计流程的不同阶段解决自测试设计的测试功耗问题:在高层综合阶段,引入功耗约束和模块随机响应模型,自动生成低测试功耗、低面积开销的RTL电路结构;在逻辑综合阶段,针对测试功耗分别优化了电路结构和测试向量生成电路,以微小的故障覆盖率和面积开销为代价,最大程度降低测试功耗。最后,对整篇论文的研究进行了总结,并指出本课题中还有待于进一步研究的问题。
李杰[2]2004年在《低功耗内建自测试（BIST）设计技术的研究》文中提出深亚微米工艺技术和基于IP核复用的系统芯片(SoC)设计技术给集成电路的设计和测试带来了很大挑战,大大增加了测试的难度和成本。BIST能最大程度地把测试过程集成在待测芯片内,已经成为解决芯片测试难题和降低测试成本的主要手段。一般而言,芯片的测试功耗要远大于正常工作功耗,而BIST的广泛应用给低功耗测试提出了新的挑战。本文在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,研究相应的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,以使所设计芯片满足测试时功耗限制的要求。对于test-per-clock结构来说,降低测试功耗的主要办法是进行测试向量生成的优化设计。通过分析可以发现LFSR种子选取对降低测试功耗有重要意义,而测试向量中存在的无效测试向量,对于降低测试功耗也有很好的启发作用。本文采用模拟退火算法较好地解决了优化种子的选取和测试矢量的优化分组问题,基于该方法的低功耗BIST设计方案如受控LFSR技术、跳转逻辑的低功耗矢量生成技术等经实验验证能够有效地降低测试时的功耗。针对测试时对功耗影响较大的输入,本文研究了基于“Heavy inputs”的低功耗设计结构,讨论了如何在保证故障覆盖率的前提下,利用概率理论优化和减少这些输入引起的翻转,从而达到低功耗测试。本文针对test-per-scan中的功耗问题,讨论了几种解决test-per-scan功耗的基本方法,如增加MUX和改进扫描单元电路,减少在扫描中引起的被测电路的翻转;改进时钟扫描电路,减小向量移入时的功耗和时钟树功耗等。基于数据流图,本文提出了降低功耗的算法,该算法通过对待测电路中时序逻辑的可观测性和故障覆盖率之间的关系进行建模,然后采用划分待测电路数据流图的方法降低测试功耗。在模块级低功耗设计的基础上,本文提出了一种针对系统芯片(SoC)用于降低内建自测试(BIST)峰值功耗的调度算法。它通过调整BIST周期和启动时间来避免过高的峰值功耗。论文最后对研究成果进行了总结,指出其不足并展望了未来的研究思路。
倪铭[3]2015年在《多核CPU可测性设计关键技术研究》文中提出近年来,多核CPU的设计技术日趋成熟,市场需求越来越大。随着工艺尺寸的不断缩小,芯片集成度越来越高,设计复杂度也与日俱增,多核CPU的芯片测试与诊断变得至关重要。为了应对如多核CPU等大规模数字集成电路的测试要求,提高产品良品率,一种测试方法学被提出—可测试性设计(DFT)。可测性设计是在不影响电路正常功能的前提下,在电路设计阶段,向功能逻辑中添加测试电路,从而提高电路的可测试性,降低芯片的测试成本。当前,国际上很多大中型集成电路设计企业在设计流程中都加入了可测试性设计方案,在芯片设计中可测性设计已然成为非常重要的一部分。文章在论述多核CPU中采用的可测性结构化设计技术的基本原理、实现方法和电路结构之后,基于高性能多核CPU的可测试性设计关键技术,针对目前主流可测性设计结构化设计方法中所存在的问题与不足,实现了相应的解决方法,并通过逻辑验证,证明方法的有效性。文章的主要研究内容和创新点如下:(1)面向超大规模多核CPU的扫描链设计,遵循层次化和故障隔离的设计思想,在传统扫描链嵌入式压缩设计技术的基础上,实现了一种将嵌入式扫描链压缩逻辑(EDT)与逻辑内建自测试(Logic BIST)设计相结合的混合扫描设计方法,解决了目前单纯基于压缩逻辑(EDT)的扫描设计不能摆脱测试机台限制的问题,实现了板级的自测试和芯片产品的老化测试。(2)面向多核CPU中嵌入式存储器的故障检测需求,基于传统嵌入式存储器内建自测试设计方法,实现了一种基于共享总线(Share Bus)的嵌入式存储器实速BIST层次化设计方法,减少了传统MBIST电路中存储器的输入端口上选择逻辑给存储器关键路径带来的时序影响。(3)面向多核CPU I/O PAD的故障检测需求,基于一种新的logic vision设计流程,对FX处理器芯片进行边界扫描链设计。简化了边界扫描设计流程,实现便捷的边界扫描电路设计,完成了对芯片周围边界的I/O管脚以及板级芯片互连的测试。文章对可测性结构化设计的叁种设计方法提出了新的设计方案,完成电路设计与实现,并功能验证通过,证明方法的可行性和有效性。
杜社会[4]2008年在《FPGA时延故障测试技术研究》文中指出现场可编程门阵列FPGA是一种现场可编程专用集成电路,它将通用门阵列结构与现场可编程的特性结合于一体,如今,FPGA系列器件己成为最受欢迎的器件之一。随着FPGA器件的应用越来越广泛,FPGA的测试技术得到了广泛重视和研究。基于FPGA可编程的特性,应用独立的测试(工厂测试)需要设计数个测试编程和测试向量来完成FPGA的测试,确保芯片在任何用户可能的编程下都可靠工作。因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。随着FPGA器件的迅速发展,FPGA的结构也越来越复杂,使大量的故障难以使用传统方法进行测试,FPGA设计者把视线转向了可测性设计(DFT)问题。可测性设计的提出为解决大规模集成电路测试问题开辟了新的有效途径,而内建自测试方法是其中一个重要的技术。本论文正是针对上述问题,首先剖析了大规模集成电路相关测试标准(IEEE1149.1～1149.6、IEEE1450、IEEE1500、IEEE-ISTO Nexus 5001),并设计仿真了边界扫描测试结构,对VLSI的测试理论和测试技术具有一定的指导意义。其次以Xilinx系列FPGA为主要的研究对象,在详细研究FPGA内部结构、故障模型、配置模式的基础上,重点探讨了BIST原理、测试压缩和应用,设计了BIST测试结构,通过ModelSim软件仿真表明了设计的正确性。本文最后研究了FPGA器件BIST时延故障测试技术和方法、给出了FPGA时延故障测试配置,并分析了目前流行的FPGA BIST方法的特点及动态可重构FPGA尚待解决的一些问题。本研究成果为国内自主研发FPGA器件提供了有力保障,具有重大科研与理论价值。
王义[5]2009年在《集成电路低功耗内建自测试技术的研究》文中进行了进一步梳理集成电路技术的发展使芯片的集成度和复杂度大为提高,从而极大地增加了测试的难度和成本,给集成电路测试带来了很大的挑战。同时也对集成电路测试理论的研究和测试技术的研究提出了更加迫切的要求。内建自测试(Built-in-Self-Test,BIST)能够最大限度地把测试过程集成在芯片内部,同时支持芯片全速测试(At-Speed-Testing),已成为解决芯片测试难题和降低测试成本的主要手段。但内建自测试中的测试向量生成器(Test Pattern Generator,TPG)产生的随机测试向量之间的相关性非常低,导致了测试模式下芯片的功耗要远大于芯片正常工作时的功耗,过高的测试功耗将引起芯片的可靠性和成品率下降,封装成本的增加和待机时间的缩短。因此,测试模式下的低功耗问题对BIST的广泛应用提出了新的挑战。针对测试芯片时产生的高功耗问题,特别是为了解决深亚微米工艺技术和系统芯片(SoC)的发展而带来的测试中的高功耗问题,文中研究了一种随机单输入跳变(RandomSingle Input Change,RSIC)测试向量生成器的设计方案。在原有线性反馈移位寄存器(LinearFeedback Shift Register,LFSR)的基础上加入逻辑转换电路,对LFSR输出的随机测试向量进行异或运算,从而得到随机单输入跳变测试序列,用于测试时可降低被测电路的开关翻转率,实现测试期间的低功耗。理论分析和功耗仿真结果表明,在对被测电路测试时,随机单输入跳变测试向量比传统的随机测试向量产生的功耗更低,研究结果进一步完善了单输入跳变测试理论。研究了内建自测试技术并在FPGA硬件平台上加以实现。用VHDL语言描述了BIST结构中的测试向量生成模块(Test Pattern Generation,TPG)、测试响应分析模块(Test ResponseAnalyzer,TRA)、测试控制模块(Test controller,TC)和被测内核,在FPGA Advantage集成环境下进行了模拟仿真并用FPGA(EP1C6Q240C8)加以实现。理论分析与模拟仿真的结果和基于KH-310开发平台的硬件验证,证实了这种内建自测试原理电路实现方法是正确、有效的。将这种方法运用于ASIC、IC或IP内核的BIST中可缩短测试时间、降低测试成本。提出了一种新型“柔性信号处理电路”的实现方法,它是以CMOS工艺制作的电荷耦合器件(Charge Coupled Devices,CCD)为核心构造一个FIR(Finite Impulse Response,FIR)滤波器电路,该电路可以作为信号调理电路,对仪器、传感器之类的测量系统的频率特性进行后续处理,以达到展宽工作频带减少测试失真的目的。这种信号处理电路的主要优点是具有“柔性”,只要对CCD器件工作时的时钟频率加以变化,就可以适用于多种测量系统,具有较大的实际工程应用价值。另一方面,在用超大规模集成电路实现FIR滤波器时,由于高度的集成化和设计上的优化使得对滤波器的测试变得非常困难,尤其是随着人们对FIR滤波器性能要求的日益提高,滤波器的阶数会不断增加,FIR滤波器结构上的固有深度进一步降低了它的可测性。解决这个问题的有效途径之一就是对滤波器进行可测性设计,寻找一种行之有效的BIST测试方法,这对于提高信号处理电路的质量是十分必要的。本文对FIR滤波器的可测性设计作了研究,根据CCD器件的电荷转移特性提出了双向可测性设计方案,通过对电路中CCD延迟单元的复用将流水线延迟单元转换为扫描链用以传递测试序列,降低了FIR滤波器的测试难度、提高了可测性。
邱航[6]2007年在《电路故障诊断可测性设计及低功耗测试研究》文中提出过去几十年集成电路一直按照摩尔定律发展,其每个晶体管的制造成本呈现持续下降趋势,但每个晶体管的测试成本却基本保持不变,因此随着集成度的不断提高集成电路的总测试成本始终呈上升趋势。为了降低测试成本,改变测试成本上升趋势,必须研究新的测试原理和方法,可测试性设计就显得更加重要。本论文首先根据稳态电流的原理,提出了集成电路的故障点确定算法,结合电路的拓扑结构和静态电流信息实现定位,避免了使用故障字典,并且通过仿真结果说明该算法能对多故障电路实现故障诊断。该算法优点在于可以快速、准确地确定故障点,为系统维修争取时间。第二部分首先对最常用的内建自测试(BIST,Built-In Self Test)进行了设计和实现,随后重点研究了近年来的热点问题低功耗测试,低功耗内建自测试是低功耗测试领域较热门的研究方向。本文就当前研究现状对其进行了深入分析和详细分类,并就各种情况下的应用提供了解决方案。各种方案的面积开销、测试效率和功耗都不同,最后以此为基础提出了一种新的低功耗BIST测试向量生成器,该结构通过添加一个线形反馈移位寄存器(LFSR,Linear Feedback Shift Register)的输入端,由选择器对LFSR中测试矢量的生成进行选择,从而跳过对故障覆盖率没有贡献的测试矢量,大大减少了测试矢量长度和测试时间。
唐玉兰[7]2006年在《BIST技术的研究及在数模混合电路中的实现》文中研究表明随着集成电路技术的迅速发展,芯片的集成度越来越高,怎样对电路进行有效测试就显得越来越重要。本文首先介绍了电路测试的相关知识和可测性设计中的内建自测试的原理、架构和测试方法分类等等,在阐明了内建自测试使用低功耗架构的必要性及功耗消耗的模式后,研究了内建自测试的低功耗设计,采用测试时降低平均异动次数的方法达到降低功耗的目的,证明了所产生的测试向量不会有重复的测试向量产生,而且其测试向量的随机特性跟原始的架构相差无几。因此,在相同的测试长度下,其错误覆盖率是相当接近的,而且又达到了降低平均异动次数的目标。而对于减少测试长度所使用的方法,则是利用了输入相容性的特点,把可相容的输入进行分享,从而缩减输入的宽度,最后达到了缩短测试长度的目标。其次,本文论述了内建自测试技术应用于数模混合电路的相关知识,重点分析了几种已经提出的用于测试数模转换器的BIST架构各自的优缺点,并提出了用于测试数模转换器的BIST结构的优化设计。利用所提出的测试架构测试并计算了DAC的四个静态参数:偏移误差、增益误差、差分非线性误差和积分非线性误差,使其测试的精度在0.20LSB以下。测试时不需要很多精确的参考电压,并考虑了匹配问题,INL误差测试的精度由测试时间来决定,测试时间越长,测试结果就越精确。最后,在已有的测试DAC的BIST电路基础上,增加了校准电路来修正由于模拟的缺陷而导致的对电路的时序测量的不精确。仿真采用的工艺条件是SMIC的0.35um 1P5M的工艺,仿真结果证明,这个BIST测试架构增加了测试精度,缩短了测试时间,从而充分体现了内建自测试在数模混合电路测试方面所具有的优越性。
刘婷[8]2006年在《静态随机存取存储器IP核全定制设计与实现》文中指出随着基于IP核复用的SOC设计方法发展,对于可重用IP核的需求越来越大。静态随机存取存储器SRAM以其低功耗的特点已成为微处理器和众多电子产品最常用的存储类部件。而编译器实现的SRAM已经不能满足设计需求,需要采用全定制的方法设计高速低功耗的SRAM存储器。全定制设计开销大,要求所设计的全定制模块具有一定的可配置性和可重用性,从而节省设计代价。因此,研究和设计具有可配置性的SRAM IP核具有重要的应用价值和实践意义。本文采用全定制设计方法,在0.18μm CMOS工艺下设计实现了一款16Kb的SRAM IP核,完成了从逻辑设计、版图设计、内建自测试设计到投片验证以及最终IP化的完整设计流程。该SRAM实现了本文所提出的一种可配置译码结构,不需要改变整个硬核设计,就能实现64位和128位两种位宽的数据读写。这种可配置输入输出数据位宽的设计思想对于编译器的设计具有很好的指导作用。此外,本文还研究了一种具有低功耗特点,基于H树结构的编译器容量扩展方法,并优化设计了一种电流模式的敏感放大器,它的功耗仅为普通Latch结构功耗的77%。在典型条件下,本文所设计的SRAM写入延迟小于1.35ns,读出延迟小于1.54ns,在500MHz频率下,平均功耗为35.053mW,与同等工艺下编译器生成的SRAM相比,访问时间减小了10%,平均功耗减小了20%。
王丹[9]2012年在《一款高性能处理器的可测性设计与实现》文中认为随着深亚微米(DSM, Deep Sub-Micron)技术和IP (Intellectual Property)核复用技术为支撑的片上系统SoC (System-on-Chip)技术的迅速发展,高性能处理器的可测试性设计(DFT, Design For Testability)已经成为了设计过程中的重要一环,成为了一项极具挑战性的工作。本课题主要是实现了一款高性能处理器的DFT设计,该芯片采用45nm设计工艺,主频1.2GHz。芯片不仅自身逻辑模块结构复杂,而且使用了DDR3、 PCIE、 SATA、USB等高速IP核,这就给处理器的可测试性设计带来了更大的挑战。为达到芯片的测试目标和提高芯片的易测性,我们采取的DFT方法主要包括：扫描设计、存储器内建自测试、边界扫描设计,这些技术为该芯片提供了方便可靠的测试方案。在简单论述了可测性设计的基本理论、方法和芯片的整体结构后,本文主要阐述了处理器可测性设计的实现,并且针对实现过程中的一些难点和重点做了详细的阐述,本文的主要工作和创新点总结如下：1、在at-speed测试方案下,结合DFT方法,通过解决时钟域、门控时钟以及压缩逻辑等复杂问题,使芯片Transition故障覆盖率达到了90%左右,Stuck-at故障覆盖率达到了96.31%,达到了预期的测试要求。2、扫描设计通过“低功耗填充”技术,有效的生成低功耗的测试向量,该技术将测试向量的每个关注位的值复制到扫描链中的后续位,直到下一个具有相反值关注位出现为止,产生低功耗的测试向量,该设计方法使单个模块的扫描功耗比正常情况下平均降低了22.46%。3、由于芯片内的存储器数目繁多,如果用一般的设计方法,MBIST的测试功耗将非常高。而本文采取了一种降低MBIST功耗的设计方法,该方法根据时钟域、存储器大小将存储器分成不同的组,组之间进行串行测试,组内并行测试,该方法使得测试功耗与传统的测试功耗相比降低了14.36%。目前该芯片的DFT设计工作已经全部结束,芯片正处于流片阶段,整个芯片的DFT结构已经全部通过模拟验证,证明整个设计符合测试要求。
李扬[10]2013年在《超大规模集成电路老化与内建自测试研究》文中提出随着超大规模集成电路工艺技术的发展，电路集成度和复杂度不断提高，电路老化成为电路可靠性和性能的瓶颈，给电路的测试和可靠性带来了严峻的挑战。本文主要针对VLSI电路老化与内建自测试展开研究，研究内建自测试方法，使之适应高压缩率、低测试应用时间及低测试功耗的测试需求；研究负偏置温度不稳定性引起的电路老化问题，研究在设计阶段预测电路老化的方法；研究复用内建自测试方法缓解电路老化。本文的主要贡献有：1、基于前序状态的并行折迭计算BIST方法。首先利用输入精简技术在水平方向上压缩测试集，确定相容扫描链，在测试过程中对相容扫描链中的数据进行广播；然后利用折迭计算理论对测试集进行垂直方向上的压缩，使得同一折迭种子生成的相邻测试向量仅有1位不同，在并行测试过程中，仅需采用简单的测试控制电路就能有效降低移位功耗，并减少测试应用时间，同时保证了高测试数据压缩率。ISCAS标准电路的实验结果表明，该方案的平均测试数据压缩率为95.07%，平均测试应用时间为类似方案的13.35%，平均测试功耗也较同类方法具有一定的优势。2、基于初始状态的选择序列的并行折迭计算BIST方法。在分析基于初始状态的并行折迭计算及选择序列理论的基础上，通过记录表示折迭索引的组序号和组内序号生成选择状态的测试序列，避免了无用和冗余的测试序列的生成，从而使测试应用时间进一步显着减少，同时保障了较高的测试压缩率。ISCAS标准电路的实验表明，本方法的平均测试数据压缩率为94.48%，平均测试应用时间仅为同类并行折迭计算BIST方法的15.31%。3、考虑路径相关性的电路老化预测方法。在建立简化的NBTI门级老化模型的基础上，应用感知NBTI的静态时序分析框架，确定电路中老化敏感的潜在关键路径集合，通过考虑路径相关性确定老化敏感的关键门。本方法简单易行，在65nm工艺下对ISCAS基准电路的实验结果表明：在保障电路经10年NBTI效应仍满足相同的时序要求的前提下，本方法较同类方法能更加准确得定位关键门，且关键门的数量较少，从而可减少抗老化设计的成本。4、应用BIST的输入向量约束的门替换方法缓解电路老化。首先运用动态和静态的NBTI模型进行感知NBTI的静态时序分析，确定潜在关键路径，再通过考虑路径相关性的关键门算法确定关键门；接着生成能使关键门最大程度处于恢复阶段的输入向量；最后，对输入向量无法控制的关键门采用门替换方法进行内部控制。ISCAS标准电路的实验结果表明，电路时序余量为5%时，该方法较同类方法的平均门替换率降低到9.68%，时延改善率提高到39.65%。
参考文献：
[1]. 低功耗内建自测试设计方法研究[D]. 李锐. 东南大学. 2005
[2]. 低功耗内建自测试（BIST）设计技术的研究[D]. 李杰. 东南大学. 2004
[3]. 多核CPU可测性设计关键技术研究[D]. 倪铭. 国防科学技术大学. 2015
[4]. FPGA时延故障测试技术研究[D]. 杜社会. 湖南大学. 2008
[5]. 集成电路低功耗内建自测试技术的研究[D]. 王义. 贵州大学. 2009
[6]. 电路故障诊断可测性设计及低功耗测试研究[D]. 邱航. 南京航空航天大学. 2007
[7]. BIST技术的研究及在数模混合电路中的实现[D]. 唐玉兰. 江南大学. 2006
[8]. 静态随机存取存储器IP核全定制设计与实现[D]. 刘婷. 国防科学技术大学. 2006
[9]. 一款高性能处理器的可测性设计与实现[D]. 王丹. 国防科学技术大学. 2012
[10]. 超大规模集成电路老化与内建自测试研究[D]. 李扬. 合肥工业大学. 2013
标签：无线电电子学论文; fpga论文; 超大规模集成电路论文; 老化测试论文; 逻辑结构论文; 关系逻辑论文; 模块测试论文; 集成电路论文; 存储器论文; test论文; 芯片论文;