侯晓凡[1]2008年在《（2，1，9）软判决Viterbi译码器的设计与FPGA实现》文中提出卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法,它具有译码效率高、速度快等特点,被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9,码率为1/2,采用软判决方式的Viterbi译码器。本文首先介绍了卷积码的基本概念,阐述了Viterbi算法的原理,重点讨论了决定Viterbi算法复杂度和译码性能的关键因素,在此基础上设计了采用“串一并”结合运算方式的Viterbi译码器,并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下:1.对输入数据采用了二比特四电平量化的软判决方式,对欧氏距离的计算方法进行了简化,以便于用硬件电路方式实现。2.对ACS运算单元采用了“串-并”结合的运算方式,和全并行的设计相比,在满足译码速度的同时,节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式,简化了控制模块的逻辑电路,优化了系统的时序。3.在幸存路径的选择输出上采用了回溯译码方法,与传统的寄存器交换法相比,减少了寄存器的使用,大大降低了功耗和设计的复杂度。4.本文中设计了一个仿真平台,采用Modelsim仿真器对设计进行了功能仿真,结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法,巧妙地利用了Matlab算法仿真程序的输出结果,提高了追踪错误的效率。5.该设计在Altera EP1C20 FPGA芯片上通过测试,最大运行时钟频率110MHz,最大译码输出速率10.3Mbps。本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较,比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
王蕾[2]2006年在《基于FPGA的数据传输系统基带处理单元的设计》文中研究指明通信系统能够可靠、高效地传输信息始终是通信工作追求的目标。数据传输系统的设计,要保证传输的可靠性,降低通信设备的发射功率,减小体积,因此在基带处理单元中进行差错控制设计具有非常重要的意义。差错控制编码技术是解决传输可靠性的一种重要手段,维特比(Viterbi)译码算法是一种最大似然译码,它可以得到较高的译码速度以及译码计算时间固定,因而在通信系统中得到广泛应用。随着微电子技术和电子设计自动化(EDA)技术的迅速发展,以FPGA和CPLD为代表的可编程逻辑器件凭借其设计方便灵活和校验快等特点广泛应用于数字信号处理领域。本文主要探讨了应用FPGA实现数据传输系统基带处理单元的具体方案。论文对基带处理单元和FPGA设计方法进行了相关研究,尤其对基带处理单元中卷积码编码和Viterbi译码进行了深入的研究,并应用Altera公司最新的FPGA开发平台Quartus II5.1完成了基带处理单元的设计。文中回顾了相关领域的发展历史,给出基带处理单元的组成及其基本原理,对卷积码原理和Viterbi算法进行了分析,确定了用于本设计的纠错码类型(2,1,9)卷积码,同时对开发平台及设计语言进行了简要介绍。结合系统的设计要求,探讨了基带处理单元的具体实现方法,提出整体设计方案,并定义接口信号种类。在详细介绍了发送端编码模块和接收端Viterbi译码模块的FPGA实现方法之后,还通过Matlab仿真结果,给出了Viterbi译码的性能分析。基带处理单元各模块的FPGA设计主要包括发送端并串转换模块、成帧模块、卷积编码模块、接收端串并转换模块和Viterbi译码模块,应用Quartus II5.1开发平台以及ModelSim仿真软件,给出了仿真结果。最后总结了本系统开发过程中遇到的问题和解决办法,为今后应用FPGA进行数字系统设计奠定了基础。
覃祥菊[3]2005年在《支持不同约束长度Viterbi译码器的设计实现与重构》文中进行了进一步梳理Viterbi译码器是现代无线通信系统的重要组成部分之一,主要用于前向纠错技术中卷积码的解码。现今,不同通信标准定义的卷积编码参数不同(如约束长度、编码速率),以往固定参数的Viterbi译码器已经不能满足应用的需要,且不能实现不同通信标准的兼容和自由切换。可重构系统具有通用处理器和ASIC两者的优点,能够提供硬件的效率和软件的可编程性,是一种以硬件重载的方式将一个纯空间的数字系统化解为时间上可混合构建的数字逻辑系统,与单片机、数字信号处理器等采用软件编程方法来实现系统功能的硬件实现方法有本质上的差别。这种新型的数字逻辑系统从时间轴、外部功能看上去和原有系统一样,但从元胞资源来讲,由于资源可以重复利用,资源利用率将成倍的提高,系统的硬件规模将大大下降,其主要硬件载体是基于SRAM编程的FPGA。本文将可重构技术应用于Viterbi译码器设计,采用一种新的流水结构设计Viterbi译码器,易于重构,可支持约束长度为7,8,9叁种编码参数的卷积解码。ACS模块的设计采用原位更新计算方法,并巧妙安排计算状态次序,一次迭代运算完成后通过交换网络还原幸存路径信息的顺序,这样节省存储资源。译码输出采用单指针回溯方法,易于提取基核单元和参数。此外,本文还提出两种重构策略,一种是基于参数化的重构方法,另一种是自适应动态重构策略。不同约束长度和编码矢量的Viterbi译码器的硬件结构有很大的相似性,参数化重构策略正好符合这一特性,且重构的文件小,易于实现,重构时间短,可实现硬件功能的外部接续。自适应动态重构策略是根据自适应Viterbi译码算法提出的一种重构策略,可根据信道的信噪比自适应配置不同参数的译码器,大大减少计算量。本设计在Xilinx FPGA的软、硬开发平台上完成,仿真实验表明该设计可以实现不同约束长度的卷积码译码。通过比较显示,论文给出的结构具有一定的通用性,且在资源利用方面具有一定的优势。
张慎[4]2008年在《卷积码编码器及Viterbi译码器的设计》文中认为信道是通信系统的重要组成部分,其特性对于通信系统的性能有很大影响。由于实际信道存在噪声和干扰的影响,使得经信道传输后所接收的码元与发送码元之间存在差异,一般称这种差异为差错。为了提高通信质量,保证通信的正确性和可靠性,在信号进入信道传输之前要进行信道编码,采用差错控制的方法来纠正这种差错。本文的目的就是讨论如何通过差错控制的方法来改善数字通信系统的传输质量,重点研究了一种信道编解码的算法和逻辑电路的实现方法,并利用FPGA进行硬件上的验证。所谓纠错码技术,是一种通过增加冗余信息来提高信息传输可靠性的有效方法。其中,卷积码是一种应用非常广泛的纠错码,因此,其对应的最佳译码方式Viterbi译码也一直是一个研究比较多的领域。在本课题中,分别对编码方式和解码方式进行了研究,其中重点和难点在于Viterbi解码算法的研究以及其逻辑实现。在逻辑设计中,使用了自顶向下的设计方法,正确实现了编码和解码的功能。首先,本论文介绍相关的数字通信背景;接着,提出纠错码的设计方案,介绍了(2,1,8)卷积码的编码算法以及相应的Viterbi译码算法,对传统的Viterbi译码算法的逻辑电路进行了讨论,完成了一个改进的译码器逻辑设计方案,介绍了FPGA设计的基本准则,并给出了时序仿真的比较结果;其次,介绍了系统各硬件模块的设计方案,并完成了硬件电路设计;最后,完成了基于FPGA的硬件平台上的系统测试。通过对卷积码编码和Viterbi解码算法的充分理解,本人使用Verilog HDL对算法进行了RTL描述,在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法。其中,编码器的最高工作频率达到275MHz,解码器的最高工作频率达到60MHz,输出码元速率可达118Kbps,延迟65个码元周期开始译码输出,能够纠正连续64个码元段内的6个错误。在硬件调试验证中,整个系统工作在30MHz的时钟频率下,通过了基于硬件平台的功能测试,能够正确实现预期的纠错功能。
李陈[5]2013年在《自适应OFDM系统信道纠错方案研究与FPGA实现》文中研究指明OFDM(Orthogonal Frequency Division Multiplexing)即正交频分复用技术是一种多载波数字调制技术，于20世纪60年代提出，其基本思想是通过允许子信道频谱重迭但不产生相互影响的方法将高速的数据分成若干路低速数据，并且对不同的载频进行调制来并行传输数据。该技术的特点是带宽利用率高，能实现高速率的数据传输。结合自适应调制、自适应编码以及动态子载波分配、动态比特分配等技术，自适应OFDM技术使OFDM技术和自适应传输技术的优势自然而充分地结合起来，从而提高了OFDM系统的性能。而在OFDM通信系统中，信道的状况很大程度地影响着通信质量，因此，信道纠错就成为了一个重要的研究课题，研究不同的信道纠错方案及它们使用的不同类型的编码，根据不同的信道状况以及通信任务的需求，找出适合的信道纠错编码方案来提高通信的抗干扰、纠错能力，从而保证通信的可靠性就显得具有十分重要的意义。本文首先对OFDM技术作了一个简单的介绍，并对各种常见的纠错编码方案的发展及应用做了简要介绍。阐述了几种常见纠错编码的工作原理。并在matlab平台上对几种纠错编码方案进行了仿真分析。同时针对本课题的研究背景--基于双绞线的自适应OFDM系统的信道纠错的特点，进行信道纠错方案的研究，在保证通信性能要求的前提下，综合考虑系统的成本、硬件设备、功耗与节能等因素，最终找到适合本系统的信道纠错方案，并在FPGA上进行实现，使用的是Altera公司的第叁代Cyclone III系列芯片，编程主要使用的是Verilog硬件描述语言（HDL）。
刘建强, 殷贤华[6]2004年在《卷积码Viterbi译码器的FPGA设计与实现》文中指出主要介绍了卷积码中 Viterbi译码器的 F PGA实现方案。方案中设计了幸存路径交换寄存器模块 ,充分利用 F P-GA中丰富的触发器资源 ,减小了译码器状态控制的复杂度 ,提高了 V B译码器的运行速度。
张晓东[7]2005年在《速度滑冰蹬冰力实时无线检测方法的研究》文中提出本文首先详细阐述了速度滑冰蹬冰力实时无线检测系统的设计,包括数据采集模块、无线收发模块等,试验表明该系统性能良好。为了解决数据无线传输过程中的抗干扰问题,本文采用信道编码中的viterbi 编译码算法来提高抗干扰能力。首先阐述了最大似然译码和Viterbi 译码算法的原理,然后在FPGA 上设计实现了Viterbi 译码器,该文的设计采用从下至上(Bottom up)的设计方式,将整个系统分为分支度量计算、路径度量存储和更新、双蝶形ACS、幸存路径的更新和贮存五大子模块。在Viterbi 译码算法的基础上,对其进行改进:实行软判决的算法,将接收到的数据进行8 位信道量化;以双蝶形结构代替传统的单蝶形结构,将加-比-选(ACS)单元的吞吐量提高了一倍,加快了Viterbi 译码器的处理速度。为了解决了数据接收同译码速率不匹配得问题,使用FPGA 设计了异步FIFO 作为缓冲器,取得满意效果。Viterbi 译码器的硬件实现采用了先进的现场可编程门阵列(FPGA),本文对电子设计自动化(EDA)和集成电路设计以及开发工具MAX+PLUS Ⅱ进行详尽的介绍,然后使用Altera 公司的APEX 系列器件ACEX1k50 设计了高频电路板,采用EPC2 和JTAG 两种配置方式。最后对仿真结果进行分析,证明该Viterbi 译码器具有较好的性能,具有一定的实用价值。
薛飞[8]2008年在《Viterbi译码器的FPGA实现》文中认为在现代通信中,常常使用纠错编码技术来提高系统性能,其中卷积码由于其出色的纠错性能而得到了广泛使用。Viterbi译码算法是卷积码的一种概率译码算法,其本质就是最大似然译码。在实际应用中,如何根据要求有效实现Viterbi译码器是很重要的。文中首先介绍了卷积码以及Viterbi译码算法的基本原理,然后对Viterbi译码器的各个模块的FPGA实现进行了详细介绍,并重点阐述了译码器的两个关键单元:加比选单元和路径度量存储单元,比较了目前业内的几种主要的实现方法,最后该译码器通过ModelSim进行仿真,并在Xilinx的FPGA平台上实现。
杨震[9]2002年在《Viterbi译码器的FPGA设计》文中研究表明卷积编码是深度空间通信系统和无线通信系统中常用的一种编码方式。在1967年，Viterbi提出了卷积码的Viterbi泽码算法，它是一种卷积码的最大似然译码算法，通过寻找译码器接收序列和卷积编码器的输出序列的最大似然函数来得出译码结果。本文的主要内容是Viterbi译码器的FPGA设计。在设计中，采用了并行加比选蝶形算法来寻找编码器篱笆树上的幸存路径，用寄存器交换(reg exchange)算法来对幸存路径作处理得到译码输出。本论文设计输入是采用硬件描述语言VHDL来完成的，通过在各种EDA(电子设计自动化)工具下的仿真和综合，验证了本文所设计的Viterbi译码器的正确性和实用性。
张普珩[10]2008年在《Viterbi译码算法的研究与实现》文中研究表明本文在研究分析前人工作的基础上,对Viterbi译码算法的若干实现技术进行了优化处理,提出了一种用寄存器交换法实现Viterbi译码的完整方案。首先借助Matlab 7.0软件搭建完整测试系统,包括编译码、调制解调以及信号在信道中的传输过程。根据Matlab生成的性能曲线又对软判决位数、交织深度和度量值计算方式等参数的变化对译码性能的影响进行了研究。用Verilog硬件描述语言具体实现了编译码过程,确定了译码器主要模块的体系结构,分析和均衡了面积与误码率相互制约的矛盾。软判决位数、交织深度等参数均为编译前可配置。采用了一系列方法如截短法、用等效的思想简化启动过程、加比选计算并行化等,进一步改进了Viterbi译码算法的性能。在用ModelSim 6.0进行波形仿真时,要有数万译码数据输出到文件,人工几乎不可能完成其与原始数据文件的比较以获知其译码正确性,于是利用MFC编写了直观具有图形界面的误码率统计程序。之后又利用Xilinx ISE9.1i软件基于Virtex5芯片进行综合,最大输出频率可达近200Mbps。将IP Core下载到HAPS-54开发板中,并在真实系统中进行了BER性能测试,发现自研IP Core,在信噪比高于5.0时优于Altera公司的同类产品和CDM-600。为了使我们的研究具有更强的实用性,仿照DVB-S系统,我们将卷积编码作为内码与RS编码进行级联,又融进了块交织技术,确定了交织矩阵和交织方案,这样就进一步提高了编译码的性能和抗突发错误的能力。
参考文献：
[1]. （2，1，9）软判决Viterbi译码器的设计与FPGA实现[D]. 侯晓凡. 北京邮电大学. 2008
[2]. 基于FPGA的数据传输系统基带处理单元的设计[D]. 王蕾. 哈尔滨工业大学. 2006
[3]. 支持不同约束长度Viterbi译码器的设计实现与重构[D]. 覃祥菊. 西安工程科技学院. 2005
[4]. 卷积码编码器及Viterbi译码器的设计[D]. 张慎. 电子科技大学. 2008
[5]. 自适应OFDM系统信道纠错方案研究与FPGA实现[D]. 李陈. 南京邮电大学. 2013
[6]. 卷积码Viterbi译码器的FPGA设计与实现[J]. 刘建强, 殷贤华. 现代电子技术. 2004
[7]. 速度滑冰蹬冰力实时无线检测方法的研究[D]. 张晓东. 吉林大学. 2005
[8]. Viterbi译码器的FPGA实现[D]. 薛飞. 复旦大学. 2008
[9]. Viterbi译码器的FPGA设计[D]. 杨震. 西安电子科技大学. 2002
[10]. Viterbi译码算法的研究与实现[D]. 张普珩. 国防科学技术大学. 2008
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