吕毅[1]2000年在《时序逻辑电路的形式验证方法研究》文中认为近年来，由于电路规模不断增大和电路功能日趋复杂，使得大规模集成电路的设计很难保证逻辑设计的正确无误。为了设计和建立高可靠性的VLSI系统，必须对VLSI的设计和实现进行有效的验证。目前主要的验证方法有模拟验证和形式验证两种，模拟验证是当前工业界使用的主要方法，但是由于单纯的模拟验证已不能满足VLSI设计和制造的需要，形式验证的方法越来越引起人们的重视。 模型检验(Model checking)方法是一种很有前途的形式验证方法，它的验证方法是通过对有限状态空间的遍历来确认规范说明(Specification)是否得到满足。这种方法具有高度自动化，执行速度快，能产生反例来帮助调试等特点，比较适合于VLSI的验证。 有效地建立和表示时序逻辑电路的状态转移关系是应用模型检查方法验证时序逻辑电路的关键技术之一。作者详尽地讨论了如何用二元判决图(BDD)表示时序逻辑电路的状态转移关系，在此基础之上，作者考察了一种单位时延的电位异步时序电路，提出并实现了表示其稳定状态转移关系的算法。 符号模型检验(Symbolic Model checking)是时序逻辑模型检验的技术一种具体方法，它使用一种更为有效的“符号”的方法来表示被检验系统，因而可以处理更大规模的系统。SMV系统是一种典型的符号模型验证系统，作者对SMV系统进行改进之后，初步实现了一个符号模型检验系统。该系统使用基于BDD的符号模型检查算法，可以比较有效地验证时序逻辑电路。
刘路路[2]2006年在《基于非完全确定有限状态机模型的控制器综合的形式验证》文中研究指明数字系统的组成可分成数据通道部分和控制器部分，相应的自动综合便分成数据通道综合和控制器综合。控制器综合优化方法的研究涉及到许多理论问题，解决好这些理论问题，寻找到新的实用、有效的控制器综合优化算法是建立实用的EDA系统的关键之一。同时，控制器综合的正确性需要检验或证明，控制器综合结果的正确性证明处于相对薄弱的环节。 随着数字电路规模和设计优化程度的不断提高，控制器必须使用非完全确定有限状态机模型才能满足要求，完全确定有限状态机模型将显得越来越不够用。使用非完全确定有限状态机模型，其非完全性质和具有的随意性可显著提高自动综合的优化程度。其不仅提高了自动综合算法的复杂程度，而且更增大了形式验证的难度。本文采用形式验证方法，研究基于非完全确定有限状态机模型的控制器综合的正确性验证，给出基于状态转换图的相容性验证算法。 本文主要工作和贡献包括： 1．研究了状态化简和状态分配技术进展，介绍了非完全确定有限状态机的状态化简的方法，分析了经典的按权状态算法原理以及存在的问题。 2．从控制器综合结果逆向分析出等价的行为描述。 3．基于非完全确定有限状态机模型的控制器综合前行为描述STG_org与综合结果的行为描述STG_ext的相容性证明。具体包括： (1) 首先判断控制器综合过程中状态化简的正确性，即判断STG_org与进行状态最小化得到的STG_rd的相容性。利用了控制器综合的相关信息，有效的降低了算法的时间复杂度。 (2) 然后给出STG_rd与STG_ext的相容性验证算法。
孙涛[3]2009年在《IP软核验证方法研究》文中研究说明随着科技的发展,集成电路复杂度的不断增加,基于IP核复用的SoC设计正逐渐成为集成电路设计的主流技术。IP软核是IP核形式之一,它的灵活性高,在复杂IC设计中有很大优势。然而,IP软核在工程应用中,存在很多挑战。使用高质量的IP软核,可以缩短验证周期和提高设计质量,反之,可能导致设计失败。因此,对IP软核进行验证,判断IP软核的质量水平,为IP软核选择提供依据和便利,成为IC设计的一项重要任务。本文研究IP软核的验证方法,应用传统的动态功能验证对UART进行了验证,研究了时序验证方法,并举例讨论了这些方法各自的特点;另外,用基于断言的System Verilog验证方法,验证了PCI协议的软核,讨论了System Verilog验证方法的特点和在IP软核验证中的应用;本文还对形式验证等方法进行讨论,深入阐述了IP验证的方法,总结了各自验证的优点和不足,提出IP软核验证在不同方法中的使用。本文在对各种典型的验证方法进行理论研究的基础上,还包含了大量的工程实践技术。实际应用中,可缩短IP软核验证时间,提高整体的验证效率,提高验证的可靠性。论文的最后,对本文进行了总结,指出了论文中的不足,以及进一步的改进和后续工作。
张望[4]2008年在《数字电路后端的形式验证方法研究及应用》文中提出随着集成电路设计领域的发展,芯片集成度越来越高,功能越来越强大,验证的地位也越来越高。其中形式验证中的等价性检查贯穿于整个后端设计流程之中。有代码与综合后网表之间的验证等价性检查;综合后的网表与布局布线后设计之间的等价性检查。论文描述了数字电路后端验证的发展和流程。研究了等价性检查的方法,包括组合电路检查方法、时序电路检查方法。论文通过macphy_dl加速器模块完成了等价性检查。检查首先准备了加速器模块RTL代码与网表的信息。加速器网表的面积,RTL代码标准库(startlib_lphvt_9t)中各个模块的面积、数量等参数。其次完成了模块验证流程。1.由准备过程产生流程与编译脚本,等价性检查在操作系统linux底下的目录。2.由抽取过程从加速器模块RTL代码中得到需要编译的代码,并且产生编译脚本。3.在编译过程中检查RTL代码与网表,并且得到要进行比较的gat文件。4.在比较过程中加上约束,给各个状态机赋输入与状态初值,查看下一状态与输出值。最后加速器模块有5000个输出不等价,有8000个下一状态不等价。由信号连接错误产生的不等价通过修改网表得到解决;由时钟门引起的不等价通过加约束删除网表中多余的时钟门得到解决;由无驱动引起的不等价通过加约束给无驱动信号赋值得到解决;由不匹配引起的不等价通过手动匹配管脚得到解决。最终结果5176个输出,10062个下一状态全等价。
卢永江[5]2005年在《超大规模集成电路形式验证的方法研究》文中研究说明随着集成电路的设计规模越来越大、复杂度越来越高,产品上市时间却越来越紧迫,集成电路的验证变得越来越困难。2003年度的国际半导体技术发展报告(International Technology Roadmap for Semi-conductor, ITRS2003)指出,验证已经成为集成电路设计流程中最大瓶颈。传统的模拟验证因其测试周期长、不能完全覆盖,已经不适合当前对集成电路的验证。形式验证作为传统基于模拟的验证方法的补充,日益引起人们的关注。它的特点是使用严格的数学推理来证明一个系统满足全部或部分规范。 本论文在较为全面、深入地研究和总结国内外形式验证技术研究成果的基础上,对组合电路及时序电路验证上分别进行算法研究、设计和实现,取得了较为理想的结果。主要内容包括: 组合电路验证是数字集成电路形式化设计验证的重用方面。论文给出了一种使用布尔可满足性SAT的新颖组合电路等价性验证技术。算法是在联接电路(Miter)中进行推理来简化验证问题,推理中使用了与/非图结构简化、二叉决策图BDD扩展、隐含学习多种方法,最后使用有效SAT解算器zChaff解决验证任务。该算法综合了BDD和SAT的优点,限制BDD构建大小避免了内存爆炸,推理简化减小了SAT搜索空间。 针对利用BDD验证常常出现内存爆炸这一问题,我们注意到在实际的设计流程中,对设计的电路修改优化只是涉及部分电路结构的变化,因此参考电路与实现电路之间存在大量的等价节(即结构相似性)。由于这一特点,本文提出一个高效的割集算法。该算法结合静态割集验证多对节点时的高效性,利用动态在割集验证一对节点时有效性,扬长补短,提高算法的鲁棒性。 时序电路验证比组合电路更复杂,尤其是状态变量多的电路。一种有效的方法是通过锁存器匹配,将部分时序电路验证转化为组合电路验证问题,降低验证的复杂度。本文提出了一种结合多种方法的新颖锁存器匹配算法。算法结合任意
吴晶晶[6]2009年在《基于FPGA的综合自检验功能测试平台》文中研究指明随着芯片速度与功能的不断提高,验证测试变得更加必要。在目前的验证方法中,主要有软件仿真,形式验证和FPGA验证。软件仿真的方法主要是通过建立测试平台存在很难完全不失真的仿真模块以及速度慢等缺点,系统级验证中瓶颈明显。形式验证在目前来说还存在着一些缺陷。只适合模块级或中小系统级的验证,控制逻辑验证；形式验证假设参考设计正确,且不能验证时序。FPGA验证的优点显而易见,在这个系统上芯片运行的速度和实际系统可比拟甚至一样,这有助于发现一些出现概率很低的bug；其次,可以把它视为一个实际芯片构成的系统,在此基础上利用各种开发工具开发出相应的测试平台和应用平台,使得芯片代码的验证与实际芯片的测试类似,并且用于代码验证的所开发的工具和测试向量完全可以用于流片回来后的产品测试,大大减小了工作量提高了工作效率；此外,在FPGA上的验证甚至具有比芯片测试更方便的排错功能,中间状态只需定义一个I／O管脚将信号引出即可观察。本次搭建平台的测试对象是一个复杂的大规模数字传输芯片,支持大量复杂的通讯协议,芯片内含有至少七个数据流回路以及两百多个寄存器,且支持传输的数据格式和传输制式的多样性都超过了市面上已有的FPGA平台的标准。故针对芯片验证测试所需的功能适用性,为了更好的跟踪芯片内数据流和控制测试信号的发生和采集,选择自行开发基于FPGA黑盒原理的功能验证平台来达到最佳适用和性价比要求。传统的验证测试开发流程采用串行方式,这种流程延缓了产品面市的速度。采用验证测试和生产测试并发进行的测试流程是目前比较通用的测试策略。本平台采用这种并行进行的方法使两者相辅相成,既可以共享设计仿真方面的信息,又可以在投片之前完全调试好测试向量和相关设置,继而顺利启动验证测试,这样大大提高了测试进度。测试平台不应该是一个单一的模块,而是应当带底层可重用功能模块的构造。在整体开发过程中,验证测试和生产测试两者并行进行,用来满足各自不同的测试需要。本平台分为软件平台和硬件平台,硬件平台包括FPGA仿真系统、芯片demo系统、高速数据采集回放系统、嵌入式控制系统和PC机。软件平台包括数据采集回放软件、内嵌TCL脚本解释器的自动测试软件、数据编辑系统软件用于测试用的激励信号产生。软件平台和硬件平台中含有大量的可重用结构。据此开发的验证系统测试可以应用于不同的芯片验证,目前在公司的各个项目中,特别是transceiver系列和HDLIU系列等通讯传输类产品中得到了应用,这套系统特点是快速和通用,验证人员只需根据不同产品的验证说明写出相应的验证脚本即可,在验证都是自动快速执行,不需人为干预,大大提高效率,所开发的验证脚本同时可用于芯片流片后的测试,还可以大大缩短芯片的测试时间。在笔者所验证的这个芯片代码中,查查出了数十处严重的错误,而这些错误都是在前面的两个阶段验证完成以后发现的,如果这些严重错误带入芯片中将造成严重后果,不但芯片无法正常工作,排错也将十分困难。而在芯片回来后,功能验证得到快速执行,快速转入对performance的测试工作,节省了原有留片回来后三分之二的时间。
李光辉[7]2005年在《逻辑电路的等价性检验方法研究》文中进行了进一步梳理随着集成电路设计的规模变得越来越大、功能越来越复杂,功能验证已经成为设计流程的主要瓶颈。据统计,设计验证的时间已占到整个设计周期的一半以上。基于模拟的功能验证方法非常费时,难以达到100%的功能覆盖率。形式验证方法使用严格的数学推理来证明设计满足规范的部分或全部属性,引起学术界和产业界的广泛关注。等价性检验是一种形式验证方法,用来验证一个设计的不同描述形式之间的功能等价性。本文的工作涵盖逻辑电路等价性检验的几个关键问题:如何提高增量等价性检验算法的效率;如何验证包含黑盒的电路设计;如何有效地结合布尔推理中的不同引擎以提高布尔推理算法的效率;如何提高设计错误诊断的效率。通过系统深入的理论分析和扎实的实验研究,取得了如下创新性成果:1.提出了一种基于增量可满足性的等价性检验方法。利用两个电路内部的结构相似性,将整个电路的验证分解成一些较小的任务,增量地完成。与同类方法相比,具有三个新的特点:(1)有选择地消除一些容易影响性能的候选等价信号对,减小可满足性程序的调用频度。(2)采用等价结点置换方法消除误判,并且增加相应的表示等价关系的合取范式公式,有效缩小可满足性程序的搜索空间。(3)使用增量可满足性算法,大幅度节省计算资源。通过对ISCAS’85电路的验证实验研究表明,对各基准电路,该方法产生的候选等价结点数比同类方法要少1个数量级,算法速度比同类方法平均要快3倍至1个数量级。2.提出了一种针对包含黑盒电路的设计验证方法。将模拟与形式化的布尔比较相结合,使用并行逻辑模拟来检测黑盒外部可能的设计错误,通过基于布尔可满足性(SAT)的布尔比较增强模拟算法。与基于二叉判决图(BDD)的方法相比,该方法具有更强的处理能力,有效降低了算法的空间复杂度。该方法已成功地应用于提高设计错误诊断的效率。通过ISCAS’85电路的实验研究表明,在具有与同类方法相当的错误检测能力的情况下,该方法对于各实验电路平均要快1至2个数量级,而且错误诊断的准确性更高。3.提出了有效结合多引擎的启发式策略。通过计算相关电路的宽度,在进行布尔推理之前,确定合适的布尔推理引擎,如基于BDD的引擎,或者基于SAT的引擎等,从而避免传统推理过程中的不同引擎切换过程,提高了算法的效率。通过对ISCAS’85电路的测试产生实验结果表明,基于电路宽度策略算法的速度比基于BDD大小估计策略的算法要快,而且所产生的BDD最大结点数要少得多。
高秋红[8]2006年在《时序电路的功能验证方法和技术研究》文中研究指明为了解决验证成为集成电路与系统设计行业瓶颈的现状,避免设计后期发现错误的昂贵修补代价,尽早发现设计的错误,本论文主要研究了设计前端的功能验证方法和技术。将现阶段数字电路中使用较多的时序电路作为研究对象,采用仿真验证的评估方法进行分析,通过分析大量仿真实验数据作为依据,利用代码和功能覆盖率结合的评估方法进行综合分析,比较两种基于不同建模方法(基于状态转换表和基于状态转换图)的功能验证方法,总结出适合时序电路的验证方法。本文首次比较基于状态转换表和基于状态转换图的功能验证方法,并总结出两种方法各自的特点和适合时序电路功能验证的方法,为验证工程师挑选验证方案提供了有利的数据支持。实验证明:由于基于状态转换图的验证方法具有实现简单,算法搜索效率高,产生的测试序列短,仿真运行时间短及很高的有效性,容易实现自动化等优点,所以适合于大中规模时序电路的验证。而基于状态转换表的方法虽然原理简单,但测试序列很长而且有效代码率不高,有效性差,且随着设计规模的扩大,尤其是对时序电路这样复杂的电路形式来说,测试向量会随着输入变量和状态数的增加成指数增加,最终使仿真时间过长,成为不可能完成的任务。所以对于时序电路而言,基于状态转换图的方法是更加适合的验证方法。本文也尝试了功能覆盖率和代码覆盖率结合的评估方案,及断言与仿真验证结合的功能覆盖率检查方法,使仿真结果透明化,具有更高的可观测性。结果表明:功能覆盖率和代码覆盖率结合在一起为设计和验证提供了一个完整的质量验证标尺。
岳华伟[9]2007年在《对一种SOC总线系统的验证》文中提出SOC(system on a chip)设计的显著特点为IP的可重用性，从而保证了较短的开发时间，由于底层已验证模块的大量使用，各模块的粘合，即总线系统的设计问题显得越来越突出。随着集成电路规模的不断扩大，设计验证成为集成电路设计中最重要的任务。不同的验证方法不断出现，包括随机测试生成，基于覆盖率驱动的测试方法等等，但都有其缺点。本文对于SOC总线系统的验证，提出一种基于模拟仿真和覆盖率分析的方法。前期使用带约束的随机测试向量输入待验证系统进行模拟仿真，在达到一定条件后停止仿真。然后分析结果：如果仿真时间已经足够长但是覆盖率并不高，则改进测试向量的产生方法，调整其约束，重新产生测试向量进行模拟仿真；如果覆盖率已经达到要求，则分析当前的覆盖率情况，然后手工生成测试向量来验证尚未验证到的部分。然后本文对一款SOC的总线系统进行了验证。首先通过模块划分的办法，对SOC总线的各个模块分别进行验证完毕后再进行整个系统的验证，从而减少验证时模拟仿真所需时间，降低验证的难度。然后使用此方法此SOC的总线系统的各个部分进行验证，得到了良好的验证结果。然后本文使用抽象模型检测技术，对SOC总线系统的一级总线进行进一步的验证。首先通过引进虚拟时钟代替原来时钟的办法，解决了多时钟域电路形式化验证时无法识别多个时钟因而无法进行验证的问题，然后分析了引进虚拟时钟后的复杂度，证明此方法对于验证的复杂度并无多大影响。然后通过使用对无关变量进行约束，模块细化以及相似性缩略等办法，把原来要验证的模块逐层缩小验证规模，使之不会造成状态爆炸的问题。通过对一级总线进行形式化验证，发现了模拟仿真验证很难发现的问题。
李慧[10]2013年在《基于GPS卫星信号的秒级精度授时芯片设计》文中指出GPS系统良好的稳定性和高精度使其得到了广泛的应用。本设计中的授时芯片即是基于GPS卫星信号,芯片的授时精度达到了秒级。由于授时芯片是纯数字电路,所以后端实现时采用的基于标准单元的半定制ASIC设计。芯片在完成了RTL级代码设计后,本设计采用Design Compiler工具对代码进行了具有可测试性的逻辑综合,将设计用门级电路实现,同时电路中的时序器件都选用的带有可测试性接口的元件,以备流片后的测试使用。然后用Prime Time工具对生成的门级网表进行时序分析,时序分析通过后,用Formality工具对RTL级代码文件和生成的网表文件进行了形式验证。形式验证通过后对电路进行了布局布线,采用的是SOC Encounter工具。在布局布线过程中,对整个芯片的版图进行了合理的布局,对标准单元进行了时序和拥塞最优化的放置。在时钟树的综合过程中,对时钟的各个参数进行了合理的设置,尽量使综合后的时钟信号性能最优。在完成了版图的全局布线后,用StarRC工具对版图进行了寄生参数的提取,并对有了实际延时信息的电路再次进行了时序分析。在版图的时序和功耗都满足要求后,对版图用Calibre工具进行了物理验证,包括设计规则检查以及版图和网表的信息比对,最后用Formality工具对版图文件和逻辑综合生成的网表文件再次进行了形式验证。本设计对基于GPS卫星信号的秒级精度授时芯片实现了从可测试性逻辑综合到掩膜版图完成的整个数字后端设计,采用的是上华0.5um DPTM单阱工艺。本后端设计实现的秒级精度授时芯片以其低成本的优势在民用手表市场会有很大的应用价值。
参考文献：
[1]. 时序逻辑电路的形式验证方法研究[D]. 吕毅. 中国科学院研究生院（计算技术研究所）. 2000
[2]. 基于非完全确定有限状态机模型的控制器综合的形式验证[D]. 刘路路. 安徽大学. 2006
[3]. IP软核验证方法研究[D]. 孙涛. 北京交通大学. 2009
[4]. 数字电路后端的形式验证方法研究及应用[D]. 张望. 西安电子科技大学. 2008
[5]. 超大规模集成电路形式验证的方法研究[D]. 卢永江. 浙江大学. 2005
[6]. 基于FPGA的综合自检验功能测试平台[D]. 吴晶晶. 复旦大学. 2009
[7]. 逻辑电路的等价性检验方法研究[D]. 李光辉. 中国科学院研究生院（计算技术研究所）. 2005
[8]. 时序电路的功能验证方法和技术研究[D]. 高秋红. 北京交通大学. 2006
[9]. 对一种SOC总线系统的验证[D]. 岳华伟. 中国科学技术大学. 2007
[10]. 基于GPS卫星信号的秒级精度授时芯片设计[D]. 李慧. 北京交通大学. 2013
标签：无线电电子学论文; 时序逻辑电路论文; 仿真软件论文; 功能测试论文; 测试模型论文; 功能分析论文; 测试过程论文; 模块测试论文; 芯片论文; 算法论文; bdd论文;