余小明[1]1998年在《数字电路时滞可测试性设计研究》文中指出对数字电路日趋提高的可靠性要求和高性能要求，使得人们不仅要保证数字电路逻辑功能的正确性，还要不断提高数字电路的逻辑运算速度。时滞测试是保证高速数字电路时间特性正确性的一项关键技术，因而越来越引起人们的重视。本文就数字电路的时滞可测性和可测试性设计进行了讨论。首先从特殊的两级电路，ETG PLA，着手进行可测试性分析。ETG PLA是一种逻辑功能测试向量产生复杂度与乘积线数成正比的两级电路。在ETG PLA的特性和研究门时滞故障可测性的判断条件基础上，本文证明了ETG PLA中所有的门时滞故障都是强键可测的或有效非强键可测的，并表明ETG PLA对于时滞测试来说，测试向量也是容易产生的。在基于通路时滞故障模型的分析中，发现ETG PLA中存在通路时滞故障既不是强键可测的，也不是有效非强键可测的。并且最近实验结果表明，一般的电路中大量的通路时滞故障既不是强键可测的，也不是有效非强键可测的。而时滞可测试性设计是改进电路时滞故障可测试性从而提高电路可靠性的一项关键技术。本文的另一工作就是讨论组合电路的延迟可验证设计。作为时滞可测试性设计的一个目标，延迟可验证这一特性足以保证电路时间特性正确性。本文提出了一种新的通过增加少量输入线进行两级电路延迟可验证设计的方法，并给出了设计算法。在SUNSPARC 10上实现该算法后，实验结果表明，该算法带来的硬件开销平均为3.4％，是国际上同类方法要求的硬件开销的1／3左右。经过该算法得出的延迟可验证的两级电路的多级实现表明，延迟可验证设计使得电路中元的数目平均仅增加18.1％。在实现了上述算法后，本文工作的另一部分是将该实现该算法的软件和我所在的课题组近十年来在集成电路逻辑设计和测试方面积累的一些实验性软件进行集成化，并包装为一个用户界面友好的软件包。
佚名[2]2011年在《自动化技术、计算机技术》文中提出TP112011011954一般成本环境下分散式多工厂资源调度/陈胜峰,蔚承建(南京工业大学信息科学与工程学院)//信息与控制.―2010,39(5).―640～645.研究多工厂一般成本结构特征,即工厂含有固定成本和单位成本,提出了一种分散式多工厂资源调度方法,该方法使用基于连续双向拍卖市场机制的ZI2策略。ZI2策略是一种包含价格和数量的二维报价策略,agent采用该策略在给定价格范围内随机提交报价。模拟实验结果验证了ZI2策略可以实现较高的调度效率,整体平均效率达到90%。图2表8参10
朱彦卿[3]2008年在《模拟和混合信号电路测试及故障诊断方法研究》文中认为随着现代电子技术尤其是数模混合电路和片上系统技术的发展,对模拟和混合电路的测试及故障诊断的需求日益迫切。但由于模拟和混合电路本身的复杂性,使得传统的数字电路测试方法在模拟和混合信号电路测试及故障诊断中的应用前景和人们的期望相差甚远。因此本文对模拟和混合信号电路的测试及故障诊断问题进行了深入的研究,以现代测试技术为基础,提出了一些新的测试和诊断方法。本文的工作主要有以下几个方面:(1)研究了混合信号电路的电流测试方法。稳态电流测试已成为一种重要的数字电路测试方法被业界广为接受,瞬态电流测试作为传统测试方法的一个有益补充也正受到越来越多的关注。但在混合信号电路中,电流测试的研究仍处在初级阶段,因此本文在这方面进行了一些有益的探索性工作。在对混合信号电路的稳态、瞬态电流测试进行深入研究的基础上,本文提出了一种基于小波分析的混合信号电路动态电流测试及故障诊断方法。所提出的动态电流测试方法为混合信号电路的故障检测提供了一个有效手段。同时,所提出的基于小波变换的电流信号分析方法则有助于快速实现电路的准确测试及故障诊断。电流测试中电流传感器的设计至关重要,因此该测试方案还包括了一个满足动态电流测试要求的电流传感器的设计。对实例电路的测试实验结果表明了该方法的有效性。(2)研究了模数转换器静态参数的内建自测试结构。模数转换电路的静态参数作为表征模数转换器基本特性的参数,其测试的结果可成为系统性能评估的重要依据,因此进行模数转换电路特性参数测试的研究有着重要的现实意义。直方图法广泛用于模数转换电路静态参数测试中,但很少用于内建自测试的设计中。本文提出了一种基于码密度直方图分析算法测试模数转换电路静态参数的内建自测试结构。该内建自测试结构包括一个用于生成测试信号的模拟信号发生电路,以及简化的模数转换电路静态参数测量算法。该结构不仅硬件开销小、测试速度快,而且能够测试独立的模数转换电路电路。仿真试验表明,该信号发生器能按设计要求准确生成所需要的幅度、频率均可调的模拟测试信号。(3)研究了基于遗传算法的模糊神经网络在模拟电路故障诊断中的应用。基于传统神经网络的模拟电路故障诊断方法普遍存在网络收敛慢、易陷于局部最优等缺陷。因此,本文提出了一种融合遗传算法的模糊神经网络聚类模型对容差模拟电路故障诊断的新方法,该方法能对没有任何先验假设的测试数据进行准确的诊断。与传统的普通神经网络相比较,这种方法给出的模糊神经网络的学习既包括网络权值的修正,也包括模糊神经元中隶属度函数参数的调整,而且其模糊推理体现出来的权值易于理解。这种方法对包括容差在内的多故障的模拟电路的故障诊断的准确率有了进一步的提高,而且诊断时间也进一步缩短。实例测试表明这种方法是有效的。(4)研究了锁相环抖动的测量方法。锁相环电路广泛用于微处理器和通信系统的模拟/混合信号芯片中时钟信号的产生,而时钟抖动的测量问题日益成为关乎现代高速系统稳定性的一个重要部分。本文提出了基于有限长信号瞬时相位分析的锁相环时钟抖动测量方法。该方法先采用基于双窗函数频域法实现的希尔伯特变换来构造待测时钟信号的解析信号,再通过该解析信号分析待测信号的瞬时特性,从中提取出时钟的抖动。按该方法对实例含抖动时钟信号进行测试实验的结果表明所测抖动与在待测时钟信号中加入的抖动一致;在窗函数的对比实验中,由于基于双窗函数的谱分析方法极大地改善了快速快速傅氏变换的谱幅值估计精度,同时又没有降低谱的频率分辨率,因此该方法比其他方法表现出了更好的测量精度。实验结果表明了该测量方法能有效实现PLL输出时钟信号抖动值的准确测量。
李立健[4]2001年在《布尔过程与波形模拟器》文中提出由于芯片制造工艺的进步和EDA工具的进步，集成电路的集成度和工作频率不断提高，在这个背景下，怎样在高频率下用解析途径来表示电路的逻辑行为与定时关系，EDA工具怎样快速而精确地处理更大规模的电路，以及怎样有效地测试复杂度越来越高的集成电路都是迫切需要研究的问题。本文的研究就是围绕着这些问题开展的，创新性的工作主要体现在以下几个方面： 1．基于布尔过程的波形模拟器。它以布尔过程为基础，可以同时反映电路的逻辑行为与定时关系，是一个快速的、适度精确的数字化波形模拟器。其主要特点为：(1)可以使用多种门级延时模型，模拟的精度与速度取决于所使用的延时模型。(2)可以模拟无反馈电路和有反馈电路。(3)可以对电路中的任意逻辑门定义延时值，(4)在模拟过程中删除波形传播中产生的实际不存在的窄脉冲。通过SPICE模拟，获得了各种逻辑门的定时参数，以便构造各种门级延时模型，满足不同的精度与速度要求。经过与SPICE的比较实验，在使用固定延时模型条件下，波形模拟器的模拟速度比SPICE快几万倍。在分析影响门级延时模型精度原因的基础上，提出了一个多因子门级延时模型，实验表明，它具有更好的模拟效果。 2．一个基于LFSR-ROM的确定性BIST方案。它的测试向量产生器由LFSR和ROM两部分组成。LFSR用于产生大量的伪随机测试向量，用于检测电路中的绝大部分故障。而ROM用于产生少量确定性测试向量，以检测电路中少量随机测试向量难测故障。确定性测试向量由ATPG算法产生，并带有随意位，经过两维压缩后存入ROM。因此，极大地降低了硬件开销。实验证明，与类似地方法相比，本方案可以成倍地节省ROM所占硬件，达到或超过ATPG工具的故障覆盖率。由于本方案的ROM存储效率高，可有意适当增加确定性测试向量的使用量，减少随机测试向量的数量，与单纯使用LFSR的BIST相比，测试时间较短。因此，是一个有效的BIST方案。为了保证满足电路的低功耗约束，波形模拟器被用于估计自测试阶段的最大功耗。
吴继娟[5]2006年在《基于FPGA的可测性设计方法研究》文中研究指明现场可编程门阵列(FPGA)是一种现场可编程专用集成电路，它将门阵列的通用结构与现场可编程的特性结合于一体，如今，FPGA系列器件已成为最受欢迎的器件之一。随着FPGA器件的广泛应用，它在数字系统中的作用日益变得重要，它所要求的准确性也变得更高。因此，对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。随着FPGA器件的迅速发展，FPGA的密度和复杂程度也越来越高，使大量的故障难以使用传统方法进行测试，所以人们把视线转向了可测性设计(DFT)问题。可测性设计的提出为解决测试问题开辟了新的有效途径，而边界扫描测试方法是其中一个重要的技术。本文对FPGA的故障模型及其测试技术和边界扫描测试的相关理论与方法进行了详细的探讨，给出了利用布尔矩阵理论建立的边界扫描测试过程的数学描述和数学模型。论文中首先讨论边界扫描测试中的测试优化问题，总结解决两类优化问题的现有算法，分别对它们的优缺点进行了对比，进而提出对两种现有算法的改进思想，并且比较了改进前后优化算法的性能。另外，本文还对FPGA连线资源中基于边界扫描测试技术的自适应完备诊断算法进行了深入研究。在研究过程中，本文基于自适应完备诊断的思想对原有自适应诊断算法的性能进行了分析，并将独立测试集和测试矩阵的概念引入原有自适应诊断算法中，使改进后的优化算法能够简化原算法的实现过程，并实现完备诊断的目标。最后利用测试仿真模型证明了优化算法能够更有效地实现完备诊断的目标，在紧凑性指标与测试复杂性方面比现在算法均有所改进，实现了算法的优化。
李杰[6]2006年在《I_（DDT）测试故障模拟器的研究》文中指出随着微电子技术的迅速发展,VLSI的集成度和复杂度不断提高,给现有的测试技术和测试仪器带来了严峻的挑战。20世纪80年代初,人们提出了通过测量电路稳态电流(IDDQ)来测试CMOS电路的方法。基于电流的IDDQ测试方法与CMOS电路有很好的兼容性,它可检测出电压测试方法不能检测的故障和物理缺陷,目前已成为一种广为接受的重要的CMOS数字集成电路的测试方法。90年代中期,人们提出了瞬态电流测试方法(IDDT),以便发现一些其他测试方法所不能发现的故障,进一步从总体上提高测试的故障覆盖率,满足人们对高性能集成电路的需要。因而这种方法作为传统测试方法的一个补充,正逐步受到研究领域和工业领域的关注和研究。为了便于测试,我们将生产过程中集成电路出现的多种多样的缺陷抽象为各种模型。目前常用的故障模型主要有:固定故障,开路故障,桥接故障,存储故障,时滞故障等。电压测试主要针对固定型故障模型,多年的研究也取得了令人满意的结果;CMOS电路中的桥接故障则宜用稳态电流测试方法(IDDQ)测试;对于电压和稳态电流难以测试的开路故障,可以使用瞬态电流测试(IDDT)的方法进行测试。本文从故障激活的条件入手,利用五值逻辑,对瞬态电流测试中的延时变化进行波形分析和波形计算,采用并发模拟算法,编程实现了一个IDDT测试的故障模拟器。实际电路中由于制造工艺的限制,逻辑门的延时并不相同,而是在一定范围内变化,引起波形变化的时间不确定。本文采用五维立方(v0 ,v1 ,f, h1, h0)来表示一条信号线在某一时间段内的波形,并给出了不同门电路的输出立方计算方法。利用向量对,采用瞬态电流测试方法对开路故障进行并发模拟;同时将一个向量对看成两个独立的向量来模拟固定故障。模拟结果取得了较好的故障覆盖率,从而验证了延时变化时进行故障并发模拟的可行性和有效性。最后,针对IDDT测试的可行性,我们通过利用PSPICE软件对S208电路中的一些故障做了模拟,这些故障包括开路故障和延时故障。从模拟的波形来看,无故障电路和故障电路的波形差别比较大,这充分论证了IDDT测试应用于工业是可行的。
孟宪军[7]2009年在《FPU中浮点加法器的设计及其内建自测试的研究》文中研究说明随着集成电路设计和制造技术的不断进步,芯片的集成度和复杂度也以惊人的速度发展。芯片测试遇到了前所未有的挑战,测试费用越来越高,出现了设计、生产费用与测试费用倒挂的局面。尤其是超深亚微米(VDSM)工艺的使用,生产过程中出现的故障也越来越多样、难测。在这种情况下,可测性设计(Design-For-Testability)技术成为解决芯片生产测试问题的主要手段之一,日益引起人们的重视。本文首先进行浮点加法器的优化设计。浮点加法器的指数比较大小,尾数移位相加,规格化,舍入操作独立,复杂而又费时,时延很大。为此在指数加法器和尾数加法器中采用超前进位加法器设计,利用预先编码器进行规格化处理,对舍入模式进行简化设计,通过上述优化技术加快浮点加法器运算速度。然后编写了浮点加法器及其测试激励的C代码,用以验证本文所设计的浮点加法器功能的正确性。通过对可测性设计的几种常用方法研究与比较,针对浮点加法器的结构特点,实现了边界扫描与内建自测试相结合的可测性设计技术。传统内建自测试结构中的线性反馈移位寄存器(LFSR)会产生一些冗余测试图形,这些测试图形对于故障覆盖率没有贡献,通常电路中还存在一些伪随机测试图形难测故障,所以仅用LFSR产生测试图形时覆盖率不高。为了增加故障覆盖率,本论文在内建自测试结构中加入了位固定序列产生器(Bit-fixing-Sequence-Generator)结构。首先针对难测故障,利用故障激活条件,蕴含条件,线确认条件,生成浮点加法器基本组成部件全加器的完全测试集,对全加器测试图形进行排序获得浮点加法器的难测故障测试图形。然后对难测故障的测试图形进行位相关性分组,每一组中测试图形在满足一定条件的同时位相关性很大。最后利用位固定序列产生器产生一系列的控制为0,控制为1的信号,通过改变LFSR生成的未检测到故障的测试图形与难测故障的测试图形来匹配,以此增加故障覆盖率。同时加入边界扫描,用来对浮点加法器的输入输出引脚进行测试,利用边界扫描测试结构中的TAP控制器来进行内建自测试测试逻辑的控制,用以整合整个测试结构,并将边界扫描结构中的测试数据寄存器用作扫描链,节省了硬件面积。
俞红娟[8]2006年在《组合电路测试生成算法研究》文中指出集成电路是在硅板上集合多种电子元器件实现某种特定功能的电路模块。它是电子设备中最重要的部分,承担着运算和存储的功能。集成电路的应用范围覆盖了军工、民用的几乎所有的电子设备。可以说集成电路是计算机业、数字家电业、通信等行业的绝对“心脏”。随着微电子技术的发展,集成电路的规模越来越大,结构越来越复杂,集成电路的测试生成变得越来越难,花费的时间也越来越多。对于大规模的集成电路,传统的测试生成算法已不再适用,寻找新型、有效的测试生成算法已成为一个重要的研究课题。组合电路单固定型故障模型是国际上研究最早,也是采用最普遍的故障模型。实践表明,只要单固定型故障的覆盖率达到90%以上,那么单固定型故障的测试集也能检测其它类型的故障,例如多故障和桥接故障。又因为系统在调试阶段发生多故障的概率较大,但在使用阶段发生单固定型故障的可能性要大得多,因此,单固定型故障的测试生成问题一直是国际上研究的热点。从理论上讲,单固定型故障的测试生成问题早在六十年代就己经解决了。然而,理论分析证明,自动测试生成的时间复杂性是个NP完全问题。随着电路规模的增大,测试生成越来越困难。因此,加速测试生成,提高测试生成效率一直为人们所关注。本文采用单固定型故障模型,对组合电路的测试生成进行了研究。以提高故障覆盖率和减小测试生成时间为主要目标,重点研究了以下内容:1.综述了测试生成技术的研究现状和发展概况。2.研究了组合电路中非鲁棒性路径时滞故障的测试生成算法。本文将采用路径分支转换技术,用较成熟的单固定型故障测试生成算法对组合电路中非鲁棒性路径时滞故障生成测试矢量,该算法能够避免“指数爆炸”,提高故障覆盖率,减小测试生成时间,改善测试生成效率。3.研究了组合电路基于搜索状态控制的测试生成算法。EST算法第一次提出了测试矢量搜索状态的概念,并采用E-前沿来描述测试矢量搜索的不同状态。通过引入状态等价的概念,缩小了测试码搜索空间。本文通过对搜索状态
张鑫[9]2005年在《提高瞬态电流测试自动测试生成时间效率的方法及全速电流模拟》文中指出集成电路测试技术是生产高性能集成电路和提高集成电路成品率的关键。基于固定型故障模型的测试方法已不能满足高性能集成电路,尤其是对CMOS电路的测试要求。80年代早期提出的稳态电流测试(IDDQ testing)逐渐成为了工业界接受的测试方法。稳态电流测试可以大幅度降低测试成本,提高芯片的可靠性。但是CMOS电路中的某些故障,例如开路故障,仍然无法用稳态电流测试或逻辑测试的方法检测出来,而且其还面临着深亚微米技术中漏电流日益剧增的严峻挑战。正是由于这些方面的局限性,人们提出了瞬态电流测试方法(IDDT testing),以便发现一些其他测试方法所不能发现的故障,进而从总体上进一步提高测试的故障覆盖率,满足人们对高性能集成电路的需要。由于瞬态电流测试方法对测试设备的要求很高,目前的测试设备还达不到要求。为了降低对测试设备的要求,人们又提出了全速电流测试方法(IDDA testing)。对每一个故障都进行一次测试生成所花费的总时间太多而且没有必要,因为电路中有很多故障相互之间存在某种关系,如“等价”关系和“支配”关系,这些故障可以被同一个测试向量对所检测。本文针对用瞬态电流测试来检测晶体管开路故障(stuck-open fault),研究精简故障数目,提高测试生成效率的方法。通过从靠近电路原始输出端向原始输入端逐渐进行测试生成以及动态调整可控制性代价参数和颠倒测试向量对顺序,减少了需要进行测试生成的故障的数目,明显地提高了测试生成的时间效率而且算法的“健壮”性基本不变。模拟实验结果表明,测试生成算法执行时间大约减少了70%。此外,为了验证测试产生算法向量的有效性,本文对波形模拟器做了一定的修改,使之可以对门延时在标称值10%范围内变化的电路进行故障模拟。其中所用到的门延时的分布满足正态分布。实验结果表明,本文所提出的测试向量产生算法是有效的。最后,为了验证全速电流测试的可行性,我们通过利用PSPICE软件对C432电路中的一些故障做了模拟,这些故障包括开路故障、固定故障和冗余故障。从模拟的波形来看,无故障电路和有故障电路的波形差别比较大,这充分论证了全速电流测试应用于工业是可行的。
参考文献：
[1]. 数字电路时滞可测试性设计研究[D]. 余小明. 中国科学院研究生院（计算技术研究所）. 1998
[2]. 自动化技术、计算机技术[J]. 佚名. 中国无线电电子学文摘. 2011
[3]. 模拟和混合信号电路测试及故障诊断方法研究[D]. 朱彦卿. 湖南大学. 2008
[4]. 布尔过程与波形模拟器[D]. 李立健. 中国科学院研究生院（计算技术研究所）. 2001
[5]. 基于FPGA的可测性设计方法研究[D]. 吴继娟. 哈尔滨工程大学. 2006
[6]. I_（DDT）测试故障模拟器的研究[D]. 李杰. 湖南大学. 2006
[7]. FPU中浮点加法器的设计及其内建自测试的研究[D]. 孟宪军. 哈尔滨工业大学. 2009
[8]. 组合电路测试生成算法研究[D]. 俞红娟. 哈尔滨理工大学. 2006
[9]. 提高瞬态电流测试自动测试生成时间效率的方法及全速电流模拟[D]. 张鑫. 湖南大学. 2005
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