王仲[1]1998年在《时序电路测试产生中一些关键技术的研究》文中认为测试费用在芯片成本中所占的比重越来越大。随着当今VLSI电路规模的增大和密度的提高，对电路的测试产生变得十分困难。虽然可测性设计技术的采用使某些电路测试产生变得相对容易，但完全扫描电路设计也造成了芯片面积的增大和芯片性能的下降。更糟的是完全扫描设计对某些电路是不可能的。因此对时序电路测试产生的研究一直受到工业界和学术界的重视。 本文针对时序电路测试产生问题进行了有益的研究。提出了一些改善时序电路测试产生效率的方法，使得测试产生的有效性得以提高。作者在分析了时序电路中两种不同的扇出形式及反馈线存在的特点之后，提出了压缩反馈线识别空间的最大无环区域概念以及从初级输出到初级输入的逻辑分层方法。这些策略较为有效地提高了反馈线的识别效率。同时针对采用迭代组合阵列模型的时序电路测试产生方法中的敏化路径选择问题做了深入的探讨，提出了三点针对时序电路特点的敏化路径选择规则，尤其是基于时间扩充的扩展敏化路径策略，可以避免敏化路径选择中的过多回溯。 在基于模拟的测试产生方法中，电路的初始化效率是一个很重要的问题。本文提出了基于同步时序电路存储元件输入引线逻辑定级和可控性排序的同步时序电路初始化策略。对电路中的触发器进行引导性赋值，并结合逻辑模拟的方法来检测同步时序电路是否可逻辑初始化以及给出初始化的引导序列，以便为基于模拟的时序电路测试产生提供一个较短的初始化序列。 在影响时序电路测试产生效率高低的一些因素中，不可测故障的影响是不可忽视的。文中也提出了基于可控性集合运算的识别时序电路部分不可测故障的方法。该方法可以很容易地识别时序电路中部分不可激活故障和不可传播故障，同时也可以识别时序电路中的部分无
曾晓杰[2]2007年在《基于粒子群算法和蚂蚁算法的瞬态电流测试生成研究》文中研究指明随着微电子技术的迅猛发展,VLSI的集成度和复杂度不断提高,给现有的测试技术和测试仪器带来了严峻的挑战。20世纪80年代初,人们提出了测量CMOS电路稳态电流(IDDQ)的方法。基于电流的IDDQ测试方法与CMOS电路有很好的兼容性,它可检测出电压测试方法不能检测的故障和物理缺陷,目前已成为一种广为接受的重要的CMOS数字集成电路的测试方法。90年代中期,人们又提出了瞬态电流测试(IDDT Testing)的概念,企图通过观察和分析电路在其内部状态发生变化时所产生的瞬态电流,来发现某些不能被其它测试方法发现的故障。这种方法作为传统测试方法的一个补充,正逐步受到研究领域和工业领域的关注和研究。在瞬态电流测试过程中,核心问题是确定施加什么样的激励,可以在任何情况下确保激活故障,同时又能使测量仪器测量出来。自动测试向量生成(ATPG)所要解决的问题就是自动推导出被测电路的测试激励。瞬态电流测试向量的产生需要一次产生两个或两个以上向量。其测试向量产生比较复杂,寻找高效的测试向量产生算法对提高测试效率具有重要意义。本文重点对瞬态电流测试生成算法进行研究。从开路故障的激活条件入手,利用粒子群算法和蚂蚁算法来生成瞬态电流测试向量,并通过波形模拟器进行模拟测试,测试结果验证了算法的有效性。在瞬态电流测试中,粒子群算法将故障定义为粒子要搜寻的食物,粒子的位置定义为测试向量。蚂蚁算法将故障定义为蚂蚁要搜索的食物,将搜索路径定义为测试向量。针对瞬态电流测试的可行性,将两种算法生成的向量作为激励,通过波形模拟器进行开路故障模拟测试。通过对标准的ISCAS’89部分电路的波形模拟验证,获得了较好的故障覆盖率。离散粒子群算法具有内在的变异特性,具有很强的全局搜索能力,在电路测试生成时,收敛速度快,但对于较大规模电路测试时,生成的测试向量不是最优的。蚂蚁算法搜索能力强,运行速度快,算法测试生成的向量通过SPICE模拟实验表明其结果是有效的。
石茵[3]1995年在《关于临界路径跟踪法的研究》文中指出测试对于超大规模集成电路(VLSI)的研制是一个必不可少的重要组成部分。随着VLSI的飞速发展，其规模和密度越来越大，对其进行的测试变得越来越困难。对一块芯片的测试费用已成为其价格的基本部分。为降低测试费用，迫切需要高效率的测试方法。 本文对VLSI测试中的两个主要问题—故障模拟和测试产生进行了深入的分析和研究。以临界路径跟踪法为基础，提出了一系列有效的策略和加速技术，以及以此为基础的故障模拟算法和测试产生算法。 在故障模拟方面，本文着重考虑了其最困难的部分—扇出源故障模拟。为加速故障模拟，本文从静态分析和动态计算两方面入手，在对电路拓扑结构的静态分析中，尽量以最小的代价去获取尽可能多的、有用的电路特征信息；而在故障模拟过程中，尽量用最小的计算量去减少大量重复和无用的工作，提出了一系列动态计算的加速技术。同时，在故障模拟过程中将静态分析的结果与动态计算紧密地结合起来，使得所有加速技术的作用能够得到充分发挥。这些加速技术的使用，大大减少了电路中需要直接故障模拟的扇出源数和故障效应传播中的活动事件数，缩小了直接的故障模拟区域和临界路径跟踪区域，使故障效应传播能尽早终止，从而有效地加速了故障模拟。以上述静态和动态的加速技术为基础提出的加速的平行码临界路径跟踪法APPCPT，对国际通用的电路范例，在少量测试码和大批随机码的情况下都获得了较好的实验结果。并且随着电路规模的增加，算法的有效性更加明显。 在测试产生方面，本文主要从算法的搜索策略、扇出源的临界性确定以及测试产生过程中的动态加速技术三方面考虑，做了如下工作。第一，在算法的总体策略方面，提出了四种有效的搜索策略，使得在简化计算复杂性的同时，增加了测试码检测新故障的能力，测试集的故障覆盖率也得到考虑。第二，对扇出源的临界性确定，在尽量不增加计算复杂性的前提下，以尽可能使电路中有更多、更长的新的临界路径为原则，提出了加速扇出源临界性确定的有效方法。第三，在测试产生过程中，提出了若干有效的动态加速技术。这些加速技术的使用，使得算法的回溯次数大大减少，避免了大量重复和无用的计算，增强了测试码的覆盖能力。以上述工作为基础提出的临界路径跟踪测试产生算法CPTTG，对国际通用的电路范例获得了较高的故障覆盖率、较小的测试集及较短的测试产生时间。
刘晓晓[4]2005年在《基于全局伪路径的SoC时序特性分析方法的研究》文中研究说明半导体技术的发展使集成电路的规模和性能达到了空前的阶段，已经由功能单一的电路单元发展到了片上系统SoC(system on a chip)。在集成电路的发展进程中，时序特性分析一直是高性能电路设计中的一个关键问题。随着芯片加工工艺技术向深亚微米VDSM(very deep sub micron)领域的发展，互连延迟的影响越来越大，并在电路延迟中起到决定性作用。同时芯片工作频率的提高使得电路工作的时钟周期同电路的延迟可以比拟，高性能电路允许的时序容差变得越来越小，时序分析的要求更加严格，也对确定电路各部分的延迟模型提出了更高的要求。如何在不同阶段建立起不同精度和复杂度的时序分析模型，是SoC设计中亟待解决的关键问题之一。 目前，在对时序分析的研究过程中，拓扑分析方法是经常被使用的方法之一，虽然拓扑算法得到的结果是保守的，但是由于伪路径的存在，它往往过高估计电路中的延迟。模型依赖方法能消除某些由于模块依赖产生的伪路径，但是不能检测出由模块间组合连接生成的整个电路中的伪路径，所以仍有其局限性。本文中提出的方法较好地解决了这个问题，正如在文中所阐述的，电路中的路径延迟可以在很大程度上变化。原有方法中仅仅考虑模型内部的局部伪路径，忽略了由于模块间的连接而产生的全局伪路径，造成了过大的延迟估算。为了实现更精确的时序特性分析，本文中引入全局伪路径和模块间的功能延迟分析的思想，对原有算法进行了改进，提出了一种新的SoC时序分析方法，即GAdvChar方法。该方法可以获得更精确的电路延迟，在很大程度上提高了时钟模型的准确性。 本课题来源于国家自然科学基金资助项目(60273081)，其对于提高SoC器件的成品率和可靠性有重要的现实意义，具有广阔的应用前景。
杨倩[5]2008年在《弹载多参数测量系统地面测试台的设计与研究》文中研究表明本文针对弹载记录器的性能测试,设计了配套的地面测试台。通过对系统功能指标进行分析,提出了测试台设计方案:采用FPGA作为中心逻辑控制器,USB进行数据传输,系统采用总线方式和模块化设计方法,具有很强的通用性和可扩展性。按照各模块的功能,分别从硬件电路和逻辑时序设计两方面进行了介绍。针对电路板中可能出现的电磁兼容性问题进行了仿真分析,并给出了PCB的电磁兼容设计方法。论文对系统设计和调试过程中遇到的重点和难点问题,进行了充分的分析,提出了解决方法。在硬件电路设计和逻辑时序设计中,采取了有效措施来防止系统出现误操作,提高了系统的可靠性。对于系统单元测试时实时监测出现误码的问题,借助串扰仿真和分析误码数据,判断出误码原因并进行相应修改。经过最终测试,证明所采取的措施是有效的。测试台与记录器进行了单元测试,整个系统工作正常,测试台各项功能指标均满足系统要求。
宋健[6]2006年在《基于FPGA的精密时间—数字转换电路研究》文中进行了进一步梳理时间是物质存在和运动的基本属性之一。精密的时间作为科学研究、科学实验和工程技术诸方面的基本物理参量，为一切动力学系统和时序过程的测量和定量研究提供了必不可少的时基坐标。精密的时间不仅在原子核物理研究、粒子物理研究、地球动力学研究、相对论研究、脉冲星周期研究和人造卫星动力学测地等基础研究领域有重要的作用，而且在诸如航空航天、深空通讯、卫星发射及监控、地质测绘、导航通信、电力传输和科学计量等应用研究、国防和国民经济建设中也有普遍的应用，甚至已经深入到人们社会生活的方方面面，几乎无所不及。精密时间测量的基本手段是精密的时间数字转换电路。 精密时间数字转换电路有多种实现方法，本论文主要研究的是利用现场可编程逻辑器件(FPGA)中的专用进位连线来实现精密的时间数字转换电路。FPGA中有着丰富的资源，目前已经有很多基于FPGA实现时间数字转换电路的研究工作。本论文在调研了以前时间数字转换电路工作的基础上，对用FPGA中的专用进位连线来实现时间数字转换电路的研究进行了全面详细的介绍。另外，还详细介绍了对实现的时间数字转换电路进行测试的测试系统设计，最后给出了实现的时间数字转换电路的测试结果和分析。 论文的第一章从物理实验、国防应用、工业应用及仪器三大方面介绍了时间数字转换电路的需求，并分别以物理实验中的第三代北京谱仪、国防应用中的激光测距和工业仪器中的PET等为例介绍了时间数字转换电路的具体应用情况。 第二章介绍了实现时间数字转换电路的主要方法和手段，尤其重点介绍了当前主流的时间数字转换电路实现方法——“粗”时间测量加“细”时间测量，并对其中“细”时间测量的技术方法做了进一步的介绍。 第三章描述了时间数字转换电路中常用的几个技术指标，这些技术指标刻画了时间数字转换电路的性能。另外，本章还简要分析了时间数字转换电路中误差的一些来源，并对转换器校准进行了简单介绍。 第四章首先介绍了FPGA的发展、结构和原理，并对目前几大FPGA供应商的产品进行了总体介绍。在本章的最后介绍了到目前为止用FPGA来实现时间数字转换电路的各种技术和方法。 第五章是本论文的关键，在这一章中介绍了利用FPGA中的专用进位连线实现时间内插的设计思路，各种FPGA器件中进位连线资源，以及实现时间内插方法的尝试研究。最后分别在Altera和Xitinx公司的FPGA器件中实现了时间内插电路，并对实现的时间内插电路进行了时序仿真。 第六章首先调研了物理实验对时间数字转换电路的需求，然后介绍了当前物理实验中典型的时间数字转换器件——HPTDC，并介绍了我们设计的利用FPGA中专用进位连线实现的时间数字转换电路，最后对设计的时间数字转换电路进行了时序仿真。
靳立运[7]2010年在《面向给定测试集的自反馈测试方法研究》文中认为为保证电子产品的质量,对集成电路进行测试必不可少。随着集成电路复杂程度的不断提高和特征尺寸的日益减小,特别是进入深亚微米以及超高集成度阶段以来,系统芯片的功能越来越强大,这使得集成电路的测试越来越困难。目前,公认的解决该问题的一种可行方法是使用可测性设计,即在集成电路设计的同时就考虑它的测试问题,使得集成电路生产出来以后更容易被测试。内建自测试(BIST)是一种普遍使用的可测性设计方法,它通过在电路内部增加测试电路,使测试向量产生和响应分析都由内部增加的测试电路来完成。由被测电路自己施加测试向量(TVAC)的测试方法是一种新的BIST方法,该方法把被测电路本身视为一种可利用的资源,而不仅仅是被测试的对象。被测电路在由外部加载了初始向量后,通过与电路输入端相连的一些内部节点,利用反馈顺序地产生并加载一组测试向量。与传统的BIST方法相比,该方法主要的不同点是在测试向量产生阶段。根据TVAC反馈的特点可以将其分为完全反馈、分组完全反馈和一般反馈。本文针对TVAC方法提出了一种附加信息矩阵的深度优先搜索分组方法,该方法对于分组完全反馈和一般反馈可以有效提高反馈所获得的确定性测试向量的数目,减少分组完全反馈和一般反馈的分组数,从而减少实现这两种反馈的硬件代价。实验结果表明,对于ISCAS85基准电路,本文方法使分组完全反馈的硬件代价平均减少19.35%,一般反馈的硬件代价平均减少22.50%。在本文分组方法的基础上,对于一般反馈,本文提出了一种反馈节点选择的方法,用该方法确定的反馈节点组合,在一定周期的反馈中可以得到故障覆盖率更高的测试集。因此,该方法可以进一步减少达到一定故障覆盖率时一般反馈的分组数,从而进一步减少一般反馈的硬件代价。对于ISCAS85基准电路,结合本文的分组方法和反馈节点选择方法可以将一般反馈的硬件代价减少29.05%。根据TVAC方法的原理,本文还给出了同步全扫描时序电路的两种TVAC测试结构,并在本文提出的分组方法和反馈节点选择方法的基础上对ISCAS89基准电路进行了实验。实验结果表明,与加权伪随机测试方法和循环自测试方法相比,采用TVAC一般反馈方法可以用较少的测试向量获得较高的故障覆盖率。
周宁[8]2015年在《代数化符号模拟验证的应用研究》文中提出传统的模拟验证技术与形式化验证方法是集成电路验证理论中最重要的两类验证方法,模拟验证技术原理简单,可操作性强,应用范围广,但无法进行完全测试：形式化方法具备完全性,但应用范围受到局限。而模拟技术与形式化方法混合验证是近十几年来验证领域方兴未艾的重要研究方向之一,它有机地结合了模拟验证方法的动态性与形式化方法无需测试矢量的优点,是一个既有理论依据又能实际运用的方法。本文重点研究代数符号计算理论与模拟验证方法的交叉与融合。在数字集成电路设计验证领域,符号模拟通过系统的动态符号执行检查预设条件或断言的真假来进行功能的正确性验证,是一种在工程实践应用中发挥了重要作用的有效方法。目前的符号模拟特别是高层符号模拟方法,存在着符号表达结果难以判定和空间爆炸等问题,使得其本身的构建理论和应用都受到了很大的限制。基于此,本文将代数符号计算方法运用到符号模拟验证领域,作为可验证计算的核心计算方法。并针对模拟验证计算的特点,着重研究基于断言验证方法学下符号模拟算法的代数化方法面临的理论问题,分别提出基于吴特征列方法和基于Groebner基的代数化算法。主要工作和取得的研究成果如下：(1)PSL布尔层的代数化符号模拟断言验证提出了将基于PSL布尔层断言验证的符号模拟验证问题转化为符号计算理论适用的代数问题方法,并且初步建立代数化的模拟验证的基本理论框架。首先将待验证的布尔断言表达式和系统符号执行的结构转换为适当的非线性代数方程组的形式,本文采用基于数据流的多项式代数表达方法。根据符号代数的特点,将PSL中逻辑规范中关于布尔逻辑的定义进行了修改,定义了信号逻辑与断言逻辑以适应断言验证的要求。PSL布尔层断言虽然简单,但却是本文验证方法的起始点和基础,在布尔断言与组合电路模型分别代数化的基础上,给出相应的Groebner基方法和吴方法的验证算法,并通过实例验证。(2)PSL时序层的代数化符号模拟断言验证提出了将基于PSL时序层断言验证的符号模拟验证问题转化为符号计算理论适用的代数问题方法,并且初步建立时序电路代数化模拟验证的基本理论框架。针对符号模拟的特点以及通过Symbolic Trajectory Evaluation (STE)技术对比,重点研究符号断言的刻画和验证问题。由于布尔值的真与假与电路信号的高与低在当前PSL规范中未加以区分,从而导致符号代数验证方法无法实施,所以首先定义了SERE的简单约束子集以及对每种时序操作符代数化,在此基础上,给出时序电路在时帧展开基础上参数化多项式集合的建模方法。最后借鉴SymbolicTrajectory Evaluation (STE)技术的断言图方法来解决PSL中时序层断言的刻画和验证问题。(3) SystemVerilog断言的代数化符号模拟断言验证提出了将基于SystemVerilog断言验证的符号模拟验证问题转化为符号计算理论适用的代数问题方法,首先定义了SystemVerilog断言的约束子集,并给出了每个序列以及属性的操作符代数化步骤。然后在布尔断言以及时序电路断言验证的基础上,给出基于多项式理论的电路模型与SystemVerilog断言模型建模方法,将基于模拟的验证问题转换为符号代数计算问题。最后给出相应的Groebner基方法和吴方法的验证算法,并通过实例验证。综上所述,本文基于断言验证方法学,将符号模拟技术代数化,提出一种集成电路代数化符号模拟的断言验证方法。该方法在代数符号计算与形式化验证方法以及模拟技术之间搭建起一座桥梁,将传统模拟验证技术、形式化方法、代数符号计算相融合,有效避免纯形式化方法与传统电路验证技术之间的割裂,并为集成电路验证理论提供了一种新的解决思路。
张多利[9]2005年在《基于功能信息的验证工程学及若干验证技术研究》文中研究指明随着集成电路设计规模的不断增长和设计复杂度的不断提高,基于重用的设计方法成为主流的设计方法,功能验证成为制约设计效率提升的瓶颈。问题的解决不但需要在技术方法上取得突破,还依赖于对整个功能验证领域内的所有资源的有效组织和运用,以功能验证为中心目标,研究验证工程学是集成电路设计深入发展的必然要求。由于工程学是一门博大精深的学科,本文只重点研究了基于功能信息的验证工程学(FIVE)的体系和过程,并在FIVE的指导下,研究了若干验证支持技术。 本文主要基于以下科研项目撰写:(1)国家自然科学基金资助项目“基于平台的SoC设计方法及其关键技术研究”(项目编号:60373076);(2)国家教育部项目“SOC软硬件集成协同设计和验证优化理论和方法研究”(项目编号:教技司[2001]215)。论文的主要工作和取得的成果如下: 1.介绍了功能验证的基本方法和当前研究的进展情况,在此基础上,总结了功能验证方法的发展方向原则——形式化原则和抽象化原则,并从理论上论证了发展方向原则的合理性与正确性。 提出了功能信息的概念;提出了功能验证的工程学问题,论证了工程学思想和功能信息对于功能验证的意义。在此基础上,以功能信息为核心线索,以工程学思想为指导,提出并研究了基于功能信息的验证工程学,目标是通过整合已有的验证技术和方法来提供一个通用的验证解决方案。 提出了基于功能信息的验证工程学过程模型(FIVE模型),并对过程模型中的一些具体内容进行了讨论,包括功能信息的生成、应用,以及工程学中的理论研究、工具方法支持、标准化等问题。最后,给出了现有验证方法学向基于功能信息的验证工程学过渡的演化模型。 2.以FIVE为指导,研究了基于指令模板的测试激励自动生成方法。提出了指令模板综合方法,使指令模板描述和指令模板实现完全分离,这使得模板描述可以用一种规范化的方法进行,从而降低了描述的复杂度,增加了指令模板描述作为功能信息的可重用性。 从指令集的编码结构入手,提出了指令模板的分层描述方法。指令模板描述分为格式层、内容层和属性约束层。如果将指令集看作一个系统,则三个层次分别对应系统的结构、要素和关系,从而较好地实现了问题的正交化分解,简化了指令模板的描述复杂度,提高了描述方法的易用性。其中模板内容描述中的各参量相互独立,提高了模板内容描述的可扩充性,便于用户在模板的简洁规范性和模板的详尽性之间根据具体验证要求进行权衡。模板描述查错工具进一步提高了指令模板描述的效率,符合FIVE中降低功能信息的生成成本的要求。 研究了基于指令模板的测试程序生成方法。提出了基于令牌交换的分支交叉方法,解决了测试程序生成中的分支控制问题,使得分支指令可以‘安全’地出现在随机测试程序中,不会因为引起死循环而降低测试程序的验证效率。采用自私基因算法优化随机测试程序生成中不同类别指令的比例使之达到效率最高。在测试程序优化方法的研究中,提出了C模型
李华伟[10]2001年在《基于RTL行为模型的测试产生及时延测试方法》文中提出集成电路(Integrated Circuit，简称IC)测试是保证数字系统安全可靠工作的一个重要且必不可少的环节。随着电路规模的扩大和设计层次的提高，需要在电路设计的高层直接对电路进行测试产生，这一课题受到工业界和研究领域的广泛关注。同时，随着数字系统工作时钟频率的迅速提高，以确保数字电路时间特性的正确性为目标的时延测试也成为测试领域的一个热点问题。作者在基于寄存器传输级(Register Transfer Level，简称RTL)行为模型的测试产生和门级时延测试方法这两个领域均作了深入研究。本文首先从IC逻辑测试的测试产生和IC时延测试方法这两个方面系统地综述了测试产生和时延测试领域迄今为止的主要研究成果。作为本文研究的重点之一，本文在RTL行为描述的测试产生方面，提出了新的RTL行为模型的描述方法以及基于这种描述的测试产生技术。在IC时延测试方面，本文在全面地总结各种通路时延测试方法的基础上，重点介绍了作者提出的可变双观测点的时延测试方法，并基于该方法提出了新的时延故障诊断方法。上述技术应用于作者实现的两个测试系统中：一个是基于聚类的测试产生系统，它实现了针对RTL行为模型的自动测试产生；一个是可变双观测点的时延测试系统，它提供了从时延测试到故障诊断等一系列测试工具。 本文创造性的工作主要有3个方面： 1．提出了一种新的行为模型的描述方法：行为阶段聚类描述。行为阶段聚类描述将电路所实现的有限状态机的状态映射到若干行为阶段中，对行为阶段的聚类能够清晰地反映电路的工作模式。行为阶段聚类描述有望应用于对电路的功能分析、设计验证和测试中。 2．在行为阶段聚类描述基础上建立了一种新的行为级故障模型：行为阶段转换故障模型，并提出了一种针对RTL行为模型的基于聚类的测试产生算法。该算法与对行为阶段聚类的技术一起集成到一个基于行为阶段聚类的自动测试产生系统ATCLUB中。实验结果表明，ATCLUB效率很高，能够以较短的测试序列达到对电路门级固定型故障的较高的覆盖率。 3．在本人提出的可变双观测点的时延测试方法的基础上提出了一
参考文献：
[1]. 时序电路测试产生中一些关键技术的研究[D]. 王仲. 中国科学院研究生院（计算技术研究所）. 1998
[2]. 基于粒子群算法和蚂蚁算法的瞬态电流测试生成研究[D]. 曾晓杰. 湖南大学. 2007
[3]. 关于临界路径跟踪法的研究[D]. 石茵. 中国科学院研究生院（计算技术研究所）. 1995
[4]. 基于全局伪路径的SoC时序特性分析方法的研究[D]. 刘晓晓. 哈尔滨工程大学. 2005
[5]. 弹载多参数测量系统地面测试台的设计与研究[D]. 杨倩. 中北大学. 2008
[6]. 基于FPGA的精密时间—数字转换电路研究[D]. 宋健. 中国科学技术大学. 2006
[7]. 面向给定测试集的自反馈测试方法研究[D]. 靳立运. 湖南大学. 2010
[8]. 代数化符号模拟验证的应用研究[D]. 周宁. 北京交通大学. 2015
[9]. 基于功能信息的验证工程学及若干验证技术研究[D]. 张多利. 合肥工业大学. 2005
[10]. 基于RTL行为模型的测试产生及时延测试方法[D]. 李华伟. 中国科学院研究生院（计算技术研究所）. 2001
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