![同步时序电路中的重定时算法研究]()
李敏[1]2003年在《同步时序电路中的重定时算法研究》文中认为随着集成电路规模的扩大及其应用的推广，迫切需要缩短设计时间，降低设计难度。高层次综合(HLS)系统就起着这样的作用。但是由于综合器综合得到的电路网表不一定能达到设计者的设计要求，所以需针对给定的速度要求，对综合得到的时序电路进行速度优化...
![嵌入式SRAM优化设计]()
郑丹丹[1]2009年在《嵌入式CPU的纳米尺度SRAM设计研究》文中提出静态随机存储器SRAM作为嵌入式IP应用的一类最主要的高速缓存,已经成为当前数字集成电路领域的一大研究热点。随着集成电路设计进入纳米时代,工艺的进步对嵌入式SRAM的设计提出了新的挑战。本文围绕应用于32位嵌入式CPU的高性能...
![异步时序电路测试生成研究]()
姚志江[1]2001年在《异步时序电路测试生成研究》文中研究指明相对于同步时序电路,异步时序电路在功耗、模块化、性能和电磁兼容等方面有比较大的优势。目前,在异步时序集成电路的设计技术的研究和异步时序集成电路的设计上已经进行了不少有益的尝试,取得了不少成果,展现了异步时序集成电路的光明前景。然而,高效...
![同步时序电路故障模拟系统的设计与实现]()
高燕[1]2003年在《基于寄存器传输级层次模型的测试生成研究》文中认为集成电路(IntegratedCircuit,简称IC)的设计验证和测试是确保数字系统正常工作的必要手段。无论是设计验证还是芯片测试,测试生成都作为其主要内容而被广泛关注。本文首先综述了集成电路的测试和设计验证的基本原理和方法;...
![时序电路测试产生中一些关键技术的研究]()
王仲[1]1998年在《时序电路测试产生中一些关键技术的研究》文中认为测试费用在芯片成本中所占的比重越来越大。随着当今VLSI电路规模的增大和密度的提高，对电路的测试产生变得十分困难。虽然可测性设计技术的采用使某些电路测试产生变得相对容易，但完全扫描电路设计也造成了芯片面积的增大和芯片性能的下降。更...
